юYu
О) QD tC СЛ Изобретение относитс к области построени счетных устройств цифровой вычрюлительной техники и дискретной автоматики на потенциальных логических элементах. Целью изобретени вл етс обеспечение надежной установки счетчика с последовательным переносом. На изображены три разр да двоичного счетчика; н.а фиг, 2 - два разр да двоичного счетчика, выполненные а логических элементах Н-ИЛИ-НЕ. Двоичный счетчик (фиг,1) содержит в кагкдом; разр де первый {1 (2к-1)р 1 - 2к„ 1 - (2к + 1) и второй 2 - (2к - (2к - 1), 2 -- 2к5, 1 - (2к + 1) RS-триггеры. каждом разр де пр мой и инверсный выходы первого триггера 2 - (2к - Г) --2 - (2к + 1) соединены попарно соответственно с первыми R- и З-входами второго триггера 1 - (2к - 1) - 1 - (2к + 1),, пр мой и инверсньш 1БЫХОДЫ которого соединены попарно соответственно с первыми R- и S-входами первого триггера 1 - (2к - 1) - 1 - (2к 4 1), Первый выход второго триггера нечетного разр да 2 - (2к - 1) соединен с вто рь1ми R и S-входами первого 1 - 2к и R и З-входами второго 2 -- 2к триг геров следующего разр да второй в(л ход первого ,триггера 1 - 2к четного разр да соединен с вторыми R- и Sвходами первого 1 - (2к + 1) и R- и S-входами второго 2 - (2к + 1) триггеров следующего разр да.. Первый установочный вход 3 - (2к - 1) нечетно го разр да соединен с дополнительным 8--входом второго триггера 2-(2к-1) и nepBbiM К входом дополнительной группы входов первого триггера 1--(2к-1) этого разр да. Второй установочный вход 4 - {2к - 1) нечетного разр да соединен с дополнительн:ьп 4 К-входом второго триггера 2 -(2к - 1), первым S-входом дополнительной группы входов первого триггера 1 - (2к - 1) , этого разр да и первыми К- и З-входами дополнительных jpynn входов второ го триггера 2 - 2к следующего разр да . Первый установочный зход 3 - 2к четного разр да соединен с допол ни-. ;тельным З-входом первого триггера - 2к и вторым S-входом дополнительной группы входов вторюго триггера 2 - 2к этого разр да. Второй установочный вход 4 - 2к четного разр да соединен с дополнительньм R-входом первого риггера 1 - 2к5вгорым R-входом доолнительной гг)уппь- зходов второго триггера 2 - 2к этого разр да и втоыми R и S-входами дополнительньк групп первого триггера 1 - (2к + 1) следующего разр да. Входы в группах входов объединены по И, Функдиоиирова1-Ие счетчика (фиг.1) в суммирукицего счета происходит следующим образом: на установочные входы подаютс сигналы логического нул , а Код сс;сто ни счетчика снимаетс с пр мьге выходов вторых триггеров 2 - (2к - 1), 2 - (2к f 1)нечетиьпс разр дов и первых триггеров 1 - 2к четных разр дов. Установка начального состо ни производитс одноврЕ.менно в каждом разр де подачей иг-шульса логической единицы ка вход 3 д:; устаноБки в единичное состо ние или на зход 4 дл установки в нулевое состо ние. При этом второй триггер 2 - (2к + 1) нечетного разр да всегд,- устанавливаетс в требуемое состо ние по дополнительным входам R и о. Установка первого триггера 1 -- 2к + 1) нечетного разр да соответствует установке второгО триггера 2 - (2к -ь 1) этого разр да при уста;1овке предшествующего разр да в логическую единицу,, либо инверсна ей при установке предшествующего разр да в состо ние логического нул . Пр:)ма становка первого триггера 1 - (2к-1-1) осуп1;ествл етс по основным R- и 3-входам, а инверсна - с noi-лощью дополнительных групп R- и S-BXO/:;OB первого триггера 1- (2к + 1) неч :тного разр да. Установка первого триггера 1 - 2к четного разр да соответствует требуемой уста.новке ДЕП-П-ЮГО рэ.зр да. и осуществл етс по дополнительным входам R и S. З становка второго триггера 2- 2к чет1:ого разр да соответствует установке первого триггера 1 - 2к этого разр да при ус:тановке предшествуюш го (2к - 1)-го разр да в нулевое состо ние, либо инверсна ей при установке предшествунщего (2к - 1)-го разр да в единичное состо ние. Пр ма установка второго триггера 2 2к осуществл етс по дополнительным группам R и S- входов а инверсна - по основным R- и S-входам. Таким образом, обеспечиваетс устойчивость состо ний всех разр дов после сн ти импульсов установки по 31 входам и правильное функционирование счетчика при счете после установки. Длительность установки определ етс временем переключени двух триггеров и не зависит от разр дности счетчика Счетчик (фиг.1) может быть также использован в режиме вычитающего сче та. При этом код состо ни счетчика снимаетс с вторьгх выходов тех же триггеров, а входы 3 и 4 используютс дл установки в нулевое и единичное состо ние соответственно. Пример построени двух разр дов двоичного счетчика приведен на фиг.2 Соединени триггеров (2к - 1)-го и 2к-го разр да соответствуют устройству , приведенному на фиг,1. При этом первый триггер 1 - (2к - 1) нечетног разр да выполнен на элементах 2И-2И 2И-3 ИЛИ-НЕ 6 и 7. Второй триггер 2 (2к - 1) нечетного разр да выполнен на элемен-рах 2И-3 ИЛИ-НЕ 8 и 9. Первый триггер 1 - 2к четного разр да построен на элементах 2И-2И-3 ИЛИНЕ 10 и 11, а второй триггер 2 - 2к четного разр да - на элементах 2И2И-3 11ПИ-НЕ 12 и 13. Функционирование устройства(фиг.2) происходит также как и двоичного счет чика (фиг,1). Длительность установки счетчика определ етс , сумг- арным временем переключени четырех элементов И-ИЛИ-НЕ.Формула изобретени Счетчик с последовательным переносом , каждый разр д которого содержит первый и второй КЗ-триггеры, в каждом разр де первый и второй выходы первого триггера соединены соответственно с первыми входами первой и второй групп входов второго триггера t первьш и второй выходы которого соединены соответственно с первыми .входами первой и второй групп входов первого триггера, первый выход второго триггера каждого нечетного разр г, да соединен с вторыми входами первой и второй групп входов первого и второго триггеров следующего разр да, второй выход первого триггера каждого четного разр да соединен с вторыми входами первой и второй групп входов первого и второго триггеров следующего рйзр да, отличающийс тем, что, с целью обеспечени надежной установки, разр ды содержат по Два установочных входа, первый установочный вход нечетного разр да соединен с первыми входами первых дополнительных групп входов первого и второго триггеров этого разр да и первыми входами первой и второй дополнительных групп второго триггера следующего разр да, второй установочный вход нечетного разр да соединен с первым входом второй дополнительной группы входов первого триггера и входом второй дополнительной группы вхо-. дов второго триггера этого разр да, первый и второй установочные входы четного разр да соединены с вторым входом первой дополнительной груп- пы входов второго и первым входом первой дополнительной группы входов первого триггеров, которые соединены соответственно с первым входом второй дополнительной группы входов первого триггера и вторым вхоом второй дополнительной группы второго триггера этого разр да.O) QD tC SL The invention relates to the field of building counting devices for digital fusion technique and discrete automation on potential logic elements. The aim of the invention is to provide reliable installation of a counter with sequential transfer. There are three bits of a binary counter; In FIG. 2, two bits of a binary counter, performed on the logical elements H-OR-NOT. The binary counter (fig, 1) contains in a cgd; first first {1 (2k-1) p 1 - 2k 1 - (2k + 1) and second 2 - (2k - (2k - 1), 2 - 2k5, 1 - (2k + 1) RS-triggers For each bit, the direct and inverse outputs of the first trigger 2 - (2k - T) --2 - (2k + 1) are connected in pairs, respectively, to the first R and W inputs of the second trigger 1 - (2k - 1) - 1 - (2k + 1) ,, the direct and inverse 1BYCHODES of which are connected in pairs, respectively, with the first R- and S-inputs of the first trigger 1 - (2k - 1) - 1 - (2k 4 1), The first output of the second trigger of odd bit 2 - (2k - 1) is connected to the second R and S inputs of the first 1 - 2k and R and W inputs of the second 2 - 2k triggers of the next bit of the second (l stroke of the first, trigger 1 - 2k even-numbered is connected to the second R- and S inputs of the first 1- (2k + 1) and R- and S-inputs of the second 2- (2k + 1) triggers of the next bit. First installation input 3 - (2k - 1) of an odd bit is connected to an additional 8 - input of the second trigger 2- (2k-1) and nepBbiM To the input of an additional group of inputs of the first trigger 1 - (2k-1) of this bit. The second installation input 4 - {2k - 1) of the odd bit is connected to the additional: пp 4 To the input of the second trigger 2 - (2k - 1), the first S-input of the additional group of inputs of the first trigger 1 - (2k - 1), this bit and the first K and Z inputs of additional jpynn inputs of the second trigger 2 - 2k of the next bit. The first installation start of 3 - 2 k even discharge is connected with additional. ; by the relevant 3-input of the first trigger - 2k and by the second S-input of an additional group of inputs of the second trigger 2 - 2k of this bit. The second installation input of 4 - 2k even-numbered is connected to the additional R-input of the first rigger 1 - 2k5 in the hot R-input of the additional 2) 2 ups of the second trigger 2 - 2k of this bit and the second R and S-inputs of the additional groups of the first trigger 1 - (2k + 1) the next bit. The inputs in the groups of inputs are combined by AND, Functional 1-I of the counter (Fig. 1) into the summing-up account as follows: logical zero signals are supplied to the installation inputs, and the CC code; the counters are removed from the direct outputs of the second trigger 2 - (2k - 1), 2 - (2k f 1) odd bits and first triggers 1 - 2 k even bits. The initial state is set simultaneously at the same time in each bit by supplying an ig-pulse of a logical unit to the input 3 d :; Set to one state or 4 for setting to the zero state. In this case, the second trigger 2 - (2k + 1) of an odd bit is always set to the required state by the additional inputs R and o. Setting the first trigger 1 - 2k + 1) of an odd bit corresponds to setting the second trigger 2 - (2k-1) of this bit when setting the preceding bit to a logical unit, or inverse when the previous bit is set to logical zero. Pr:) the mapping of the first flip-flop 1 - (2k-1-1) osu1; is indicated by the main R- and 3-inputs, and inverse - by the noi-ravine of the additional groups R- and S-BXO / :; OB of the first trigger 1- (2k + 1) is not: tnnogo bit. The installation of the first trigger 1–2k of even digit corresponds to the required setting. DEP-P-SOUTH rez. and is carried out on the additional inputs R and S. The installation of the second flip-flop 2-2 k even1: corresponds to the setting of the first flip-flop 1 - 2k of this bit when installed: setting the previous (2k - 1) -th bit to zero state or inverse when the previous (2k - 1) -th bit is set to one state. The direct installation of the second trigger 2 2k is carried out along the additional groups of the R and S inputs and inverse along the main R and S inputs. Thus, it ensures the stability of the state of all bits after removing the pulses of the installation through 31 inputs and the correct functioning of the counter during counting after installation. The duration of the installation is determined by the switching time of two triggers and does not depend on the size of the counter. The counter (Fig. 1) can also be used in the subtracting mode. In this case, the counter status code is removed from the second outputs of the same flip-flops, and inputs 3 and 4 are used to set to zero and one states, respectively. An example of the construction of two bits of a binary counter is shown in Fig. 2. The connections of the flip-flops (2k - 1) -th and 2k-th bits correspond to the device shown in Fig. 1. In this case, the first trigger 1 - (2k - 1) of the odd bit is performed on the elements 2I-2I 2I-3 OR-NOT 6 and 7. The second trigger 2 (2k - 1) of the odd bit is performed on the elements 2I-3 OR - NOT 8 and 9. The first trigger 1 - 2k of even bit is built on elements 2I-2I-3 OR of 10 and 11, and the second trigger 2 - 2k of even digit - on elements 2I2I-3 11 PI-NOT 12 and 13. Functioning The device (FIG. 2) occurs just like the binary counter (Fig, 1). The duration of the counter installation is determined by the sum of the switching time of the four AND-OR-NOT elements. Formula of the invention The sequential transfer counter, each bit of which contains the first and second short-circuits, first and second outputs of the first trigger are connected, respectively. with the first inputs of the first and second groups of inputs of the second trigger t first and the second outputs of which are connected respectively to the first inputs of the first and second groups of inputs of the first trigger, the first output of the second trigger of each n Fuzzy bit, yes connected to the second inputs of the first and second groups of inputs of the first and second triggers of the next bit, the second output of the first trigger of each even digit is connected to the second inputs of the first and second groups of inputs of the first and second triggers of the next riser, differing in that, in order to ensure reliable installation, the bits contain two installation inputs, the first installation input of an odd discharge is connected to the first inputs of the first additional input groups of the first and second triggers of this discharge the first inputs of the first and second additional groups of the second flip-flop of the next discharge, the second adjusting input odd discharge connected to a first input of second OR input group of additional first flip-flop and the input of the second additional group vho-. The first and second even inputs of the second trigger are connected to the second input of the first additional group of inputs of the second and the first input of the first additional group of inputs of the first trigger that are connected respectively to the first input of the second additional group of inputs of the first trigger and the second which is the second additional group of the second trigger of this bit.