SU1265771A1 - Устройство дл динамического преобразовани адреса - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано дл  преобразовани  логических адресов в физические. Целью изобретени   вл етс  повышение быстродействи  . Устройство содержит регистр ключа, блок ассоциативной пам ти , регистр физического адреса, регистр логического адреса, мультиплексор , регистр адреса, два дешифратора , шифратор и блок переадресации . Поставленна  цель достигаетс  за счет динамического определени  свободных страниц пам ти без обращени  к операционной системе. 4 ил.

Description

Изобретение относитс  к вычислительной технике и предназначено дл  преобразовани  логических адресов в физические.

Целью изобретени   вл етс  повышение быстродействи  устройства.

На фиг. 1 приведена функциональна  схема устройства на фиг. 2 функциональна  схема блока ассоциативной пам ти; на фиг. 3 - функциональна  схема блока переадресации, на фиг. 4 - функциональна  схема шифратора приоритета.

Устройство содержит регистр 1 ключа, блок 2 ассоциативной пам ти, регистр 3 физического адреса, регистр 4 логического адреса, мультиплексор 5, регистр 6 адреса, дешифратор 7, шифратор 8, дешифратор 9, вход 10 логического адреса устройства , выход 11 физического адреса устройства , вход 12 загрузки устройства , блок 13 переадресации, выходы 14 и 15 индикации соответственно отсутстви  свободных блоков пам ти и отсутстви  свободных страниц пам ти устройства.

Блок 2 ассоциативной пам ти (фиг. 2) содержит группу 16 элементов ИЛИ, элементы ИЛИ 17 и 18, группу узлов 19 запоминани ,.каждый из которых содержит группы 20 и 21 элементов И, элементы И 22 и 23, схемы 24 - 26 сравнени , регистры 27 - 30, группы 31 - 33 элементов ИЛИ, группы 34 - 36 элементов И, элемент ИЛИ 37, элемент И 38, элементы НЕ 39 и 40. Количество w узлов равно числу  чеек блока 2 ассоциативной пам ти.

Блок 13 переадресации (фиг. 3) содержит регистр 41 зан тости страниц , шифратор 42 приоритета, группу 43 элементов И, шифратор 44 номера страниц пам ти, элемент НЕ 45, элементы И 46 и 47, группу 48 элементо задержки и группу 49 элементов ИЛИ. Шифратор 42 приоритета содержит группу элементов НЕ 50, группу элементов И-НЕ 51, элемент И 52 и группу элементов НЕ 53. Количество элементов И в группе равно количеству страниц пам ти.

Устройство работает следующим образом.

В начале функционировани  по входу 12 осуществл етс  занесение информации , характеризующей начальное

распределение пам ти, в блок 2 пам ти , регистр 1 ключа и регистр 41. Регистр 27 (фиг. 2) содержит ключ, идентифицирующий вычислительный процесс , регистр 28 - индекс страницы, регистр 29 - маску загруженньк ,а регистр 30 - реальный адрес страницы. Регистр 1 ключа предназначен дл  идентификации вычислительного процесса (пользовател ). В случае переключени  с одного процесса на другой в него заноситс  новый ключ, идентифицирующий новый процесс. Данна  информаци  предназначена дл . осуществлени  ассоциативного поиска . В регистр 41 (фиг. 3) заноситс  информаци  о зан тости страниц пам ти . Единична  информаци  в ii -м разр де означает, что -  страница зан та и не подлежит перераспределению без прерывани  вычислительного процесса.

Пусть реализована странична  виртуальна  пам ть, Х блоков образуют одну страницу, причем различным вычислительным процессам (пользовател м ) предоставл етс  весь объем виртуальной пам ти. В ходе функционировани  при обращении к виртуальной пам ти логический адрес поступает на вход 10 логического адреса пам ти и помещаетс  в регистр 4 логического адреса. Индекс блока из регистра 4 поступает в дешифратор 9, на выходе которого вырабатываетс  маска затребованного блока. Ключ из регистра 1 ключа, индекс страницы из регистра 4 логического адреса и маска затребованного блока из дешифратора 9 поступают в блок 2 пам ти , где осуществл етс  ;ассоциативньй поиск.

Ассоциативный поиск происходит следующим образом.

Ключ из регистра 1 ключа поступает на второй вход схемы 24 сравнени  (фиг. 2) в каждом узле 19/19 . На первый вход схемы 24 поступает код с регистра 27, содержащий ключ пользовател . В случае их совпадени  на выходе схемы 24 воз бужден единичный сигнал. Анало гичг но, в случае совпадени  индекса страницы из регистра 4 логического адреса с содержимым регистра 28, на выходе схемы 25 сравнени  также возбужден единичный сигнал. Маска затребованного блока из дешифрато3

pa 9 сравниваетс  с маской загруженных блоков, хран щейс  в регистре 29, в схеме 26 сравнени . В случае совпадени  масок на выходе схемы 26 возбуждаетс  единичный сигнал

При наличии на выходах всех схем 24 -.26 узла 19J единичных сигнало на выходе элемента И 22 имеетс  единичный сигнал, который разрешает передачу информации из регистра 30 через группу элементов И 21 и далее через группу элементов ИЛИ 16. в регистр 3 реального адреса,т.е. ассоциативный поиск успешен и прочитана 1-   чейка ассоциативной пам ти.

В случае успешного ассоциативног поиска на остальных выходах ассоциативной пам ти (фиг. 2) единичные сигналы отсутствуют.

В случае неуспешного ассоциативного поиска на выходах всех трех схем 24-26 в каждом узел 19, 9 нет одновременно единичных сигналов . Выход элемента И 22 ни в одной группе не имеет единичного значени , поэтомз на инверсном выходе элемента ИЛИ 17 имеетс  единичный сигнал, который поступает на первый управл ющий вход блока 13 (фиг. 1) и указывает, что при данной загрузке ассоциативной памл и преобразование адреса невозможно. Если при неуспешном ассоциативном поиске не совпадают лишь маски блока, то на выходах схем 24 и 25 - единичные сигналы, а навыходе схемы 26 нулевой сигнал. На выходе элемента И 2-3 возбужден единичный сигнал, который через элемент ИЛИ 18 поступает на второй управл юш 1й вход блока 13. Если при неуспешном ассоциативном поиске не совпадают индексы страниц, то на втором управл ющем входе блока 13 управлени  - нулевой сигнал.

В блок 13 (фиг. 3) в случае не- . успешного поиска сигнал единичного уровн  с первого управл ющего входа поступает на первые входы элементов ;И 43g - 43, на вторые входы которых поступают сигналы с выхода шифратора 42.

Шифратор 42 работает следующим образом.

Если в регистре 41 несколько разр дов имеют нулевое значение (соответствующие страницы пам ти свобод657714

ны), то на выходах элементов НЕ (1 - не унитарньй код. Единичный сигнал с, выхода элемента НЕ 50 с меньшим номером поступает на вход 5 соответствующего элемента И-НЕ 51, на выходе Которого формируетс  нулевой уровень, поступающий на первые входы,последующих элементов И-НЕ, запреща  прохождение через них еди0 ничной информации. Таким образом, на выходе элемента И-НЕ 51, соответствующего меньшему номеру разр да регистра 41 с нулевым значением, имеесс  нулевой уровень, а на выхо5 дах остальных - единичный. На выходах элементов НЕ формируетс  унитарный код наименыиего номера страницы из числа свободных. В том случае, когда все разделы

20 регистра 41 имеют единичное значение (все страницы пам ти зан ты), на выходе элемента И 52 формируетс  единичный сигнал, указывающий на необходимость распределени  пам ти

с участием операционной системы.

Таким образом, при неуспешном ассоциативном поиске и наличии свободных страниц на вькоде элемента И

имеетс  нулевой сигнал, а на выходах элементов И 43,-43 - унитарный код свободной страницы с меньшим номером. Унитарньм код свободной страницы поступает на вход

шифратора 44, где преобразуетс  в двоичный позиционный. Сигнал нулевого уровн  с выхода элемента И 43 поступает на вход элемента НЕ 45, на выходе которого возбуждаетс 

сигнал единичного уровн . На первом управл ющем выходе блока управлени  - сигнал единичного уровн , разрешающий изменение информации в регистрах ассоциативной пам ти, а на

информационном выходе - код номера первой из свободных страниц. Унитарный код с выходов элементов 43(-43 через элементы 48 ,-48, задержки (задержка равна периоду следовани 

логических адресов по входу 10) и через элементы ИЛИ поступает на единичные входы триггеров регистра 41 зан тости страниц.Разр д , соответствующий первой из свобедных страниц, переводитс  из нулевого в единичное состо ние, и впредь данна  страница считаетс  зан той.

Сигнал с первого управл ющего выхода блока 13 поступает на вход управлени  загрузкой блока 2 ассоциативной пам ти (фиг. 2), а именно на первьй вход элемента И 38, код номера свободной странищ, с информационного выхода блока 13 поступает на информационный вход ассоциативной пам ти, а именно на информационные входы третьей группы элементов И 36. В узле 19;, в котором на первом компараторе 24 совпали кода ключей пользовател , сигнал совпадени  единично го уровн  поступает на второй вход элемента И 38. Сигналы нулевого уровн  о несовпадении индекса страниц и маски блоков с выходов схем 25 и 26 соответственно поступают на элементы НЕ 39 и 40. Сигналы единичного уровн  с выходов элементов НЕ 39 и 40 через элемент ИЛИ 37 поступают на третий вход элемента И 38, на выходе которого возбуждаетс  сигнал единичного уровн , который поступает на управл ющие входы первой 34, второй 35 и третьей 36 групп элементов И, разреша  передачу информации. Через первую 34 группу элементов И передаетс  индекс страницы с регистра 4 логического адреса, через вторую 35 группу элементов И - маска блока Из первого дешифратора 9, через третью группу 36 элементов И -. код номера свободной страницы. С выходов групп 34 - 36 элементов И указанна  информаци  через группь элементов ИЛИ 31-33 соответственно передает индекс страницы в регистр 28, маску блока - в регистр 29, номер страницьт реальной пам ти - в регистр 30. Таким образом, без участи  операционной системы создаютс  услови  дл  успешного ассоциативного поиска по за вке пользовател , ей ключ входит в состав списка разрешенных (совпадает с кодом регистра ключа 1 ).

На выходах схем 24 - 26 возбуждаютс  сигналы совпадени  единичного уровн . Формируетс  сигнал единичного уровн  на выходе элемента И 22, разрешак ций вьщачу номера страницы из регистра 30 через группу элементов И 21. Номер страницы через группу элементов ИЛИ 16 передаетс  в регистр 3, в него же из регистра 4 логического адреса поступает также номер блока и номер байта , образу  реальный адрес, который поступает на выход 11 устройства. Таким образом, осуществл етс  динамическое преобразование адреса. Ееи при неуспешном ассоциативном поиске свободные страницы отсутствуют, сигнал нулевого уровн  с первого управл ющего выхода блока 13 поступает на вход управлени  загрузкой

блока 9 ассоциативной пам ти (а именно на первый вход элемента И 38) и запрещает изменение содержимого блока 2 ассоциативной пам ти без участи  операционной системы. Кроме

Того, в блоке (фиг. 3) сигнал единичного уровн  с выхода элемента И 43 О) поступает на первые входы элементов И 46 и 47, где разрешает формирование сигналов на втором и третьем управл ющих выходах блока 1-3. Выход элемента И 46  вл етс  вторым, а выход элемента И 47 третьим управл ющими выходами блока управлени , В том случае, когда не совпали только маски блока, сигналы единичного уровн  формируютс  как на втором, так и на третьем выходах блока 13. При отсутствии страницы на третьем выходе - единичный сигнал, -а на

втором выходе - нулевой.

Второй выход блока 13  вл етс  выходом 14 устройства, а третий выходом 15. Единичный сигнал на выходе 15 устройства означает, что не

обходимо изменить содержимое ассоциативной пам ти при участии операционной системы. Вычислительный процесс прерываетс , и осуществл етс  загрузка ассоциативной пам ти с использованием входа 12 загрузки. Загружаема  информаци  поступает на второй вход элемента И 20 в каждом узле . Если i -  шина с вьпсода второго дешифратора 7 имеет е щничный сигнал, то, следовательно, только в 1-м узле 19 загружаема  ий-. формахда , пройд  через элемент И 20, поступает на входы групп элементов ШЮ 31 -33, ас их вькода - в соответствуюш 1е регистры. Загрузка ассоциативной пам ти происходит по адресу , хран щемус  в регистре 6 адреса (фиг. 1). Адрес  чейки ассоциативной пам ти поступает либо с вхо

да 12., либо с шифратора В, когда обнаруживаетс , что нет только требуемого блока, а страница выделена пользователю. В соответствии со зна7

чением сигнала на первом управл ющем выходе 14 устройства загрзжаетс либо только измененна  маска блока, либо информаци  о местонахождении требуемой страницы и блока в реальной пам ти. При необходимости может осуществл тьс  перераспределение реальной пам ти.

Таким образом, предлагаемое устройство обеспечивает динамическое преобразование адреса как при успешном ассоциативном поиске, так и в случае неуспешного ассоциативного поиска при наличии свободных страниц реальной пам ти, без.прерывани  вычислительного процесса.

Claims (1)

1. Формула изобретени 

   Устройство дл  динамического преобразовани  адреса, содержащее регистр ключа, блок ассоциативной, пам ти , регистр физического адреса, регистр логического адреса, мультиплексор , регистр адреса, вход загрузки устройства подключен к информационному входу регистра ключа, информационному входу блока ассоциативной пам ти и к первому информационному входу мультиплексора, выход которого через регистр адреса подключен к входу первого дешифратора, выход которого подключен к адресному входу блока ассоциативной пам ти, адресный выход которого через шифратор подключен к второму информационному входу мультиплексора, выход регистра ключа подключен к входу зада ни  ключа блока ассоциативной пам ти , информационный выход которого подключен к старшим разр дам информационного вхЗДа регистра физического адреса, выход которого подключен к выходу физического адреса устройства , выходы индекса страницы и номера блока и байта регистра логического адреса подключены соответственно к входу индекса страницы блока ассоциативной пам ти и к младшим разр дам информационного входа регистра физического адреса, выход индекса блока пам ти регистра логического адреса через второй дешифратор подключен к входу маски блока ассоциативной пам ти, вход логического адреса устройства подключен к информационному входу регистра логического адреса, отли-чающеес 

   657718

   тем, что, с целью повышени  быстродействи , в него введен блок переадресации , содержащий регистр зан тости страниц, шифратор приоритета, 5 группу элементов И, шифратор номера страниц пам ти, элемент НЕ, два элемента , И, группу элементов задержки и группу элементов ИЛИ, причем К-й разр д входа загрузки устройства О подключен к первому входу К-го элемента ИЛИ группы блока переадресации (,h , где п- количество страниц пам ти) и к входу установки в поле регистра зан тости страниц, 5 вход установки в 1 которого подключен к выходу К-го элемента ИЛИ группы блока переадресации, выход регистра зан тости страниц подключен к входу шифратора приоритета, 20 первый вькод которого подключен к первому входу первого элемента И группы блока переадресации, выход которого подключен к первым входам первого и второго элементов И блока 25 переадресации и через элемент НЕ блока переадресации к входу управлени  записью блока ассоциативной пам ти, первьй и второй выходы признаков блока ассоциативной пам ти 0 подключены к вторым входам соответственно первого и второго элементов И блока переадресации, выходы которых подключены соответственно к выходам индикации отсутстви  свобод5 ных блоков пам ти и свободных страниц пам ти устройства, второй вход второго элемента И блока переадресации подключен к второму входу пер вого элемента И группы блока пере0 адресации и к первому входу (К+1)-гв элемента И группы блока переадреса .ции, второй вход которого подключен к (К+1)-му выходу шифратора приоритета , выход (K+D-ro элемента И груп 5 пы блока переадресации подключен через К-й элемент задержки группы к второму входу элемента ИЛИ группы блока переадресации и к К-му входу шифратора номера страниц пам ти, 0 выход которого подключен к входу номера страниц блока ассоциативной пам ти, причем блок ассоциативной пам ти содержит группу элементов ИЛИ, два элемента ЮШ и группу узлов за5 поминани , каждый из которых содержит п ть групп элементов И, три элемента И, три схемы сравнени , четыре регистра, три группы элементов ИЛИ, два элемента НЕ и элемент ИЛИ, причем выход К-го элемента И первой группы узла подключен к К-му разр ду информационного входа первого регистра и к первым входам К-х элементов ИЛИ первой, второй и третьей групп узла, выходы которых подключены соответственне к К-м разр дам информационных входов второго, третьего и четвертого регистров, выходы регистров с первого по третий подклю чены соответственно к первым входам схем сравнени  с первой по третью, выход К-го разр да четвертого регистра подключен к первому входу К-го элемента И второй группы Р-го узла , выход которого подключен к первому входу Р-го элемента ИЛИ группы блока ассоциативной пам ти (,т, где m - количество  чеек блока ассоциативной пам ти), выход которого подключен к р-му разр ду информационного выхода блока ассоциативной пам ти, выход первой схемы сравнени  подключен к первым входам первого , второго и третьего элементов узла, выход второй схемы сравнени  к вторым входам второго и третьего элементов И узла и через первый эле мент НЕ узла к первому входу элеме та ИЛИ узла, выход -которого подключен к второму входу первого элемента И узла, выход которого подключен к первым входам элементов И третьей четвертой и п той групп узла, выходы К-х элементов И которых подключе ны соответственно к вторым входам К-х элементов ИЛИ первой, второй и третьей групп узла, третьей схемы сравнени  подключен к третьим входам второго и третьего элементов И узла и через второй элемент НЕ узла к второму входу элемента ИЛИ узла, выход второго элемента И узла подключен к вторым входам элементов И второй группы узла и к Р-му входу первого элемента ИЛИ блока ассоциативной пам ти, выход которого подключен к первому выходу признаков блока ассоциативной пам ти, выход третьего элемента И Р-го узла подключен к Р-му разр ду адресного выхода блока ассоциативной пам ти и к Р-му входу второго элемента РШИ блока ассоциативной пам ти, выход которого подключен к второму вых.оду признаков блока ассоциативной пам ти , Р-й выход первого дешифратора подключен к первым входам элементов И первой группы Р-го узла, второй вход К-го элемента И первой гругьпы узла подключен к К-му разр ду информационного входа блока ассоциативной пам ти, третий вход первого элемента И Р-го узла подключен к входу управлени  записью блока ассоциативной пам ти, К-й разр д второго входа третьей схемы сравнени  Р-го узла подключен к К-му разр ду входа маски блока ассоциативной пам ти и к второму входу К-го элемента И четвертой группы узла, второй вход К-го элемента И п той группы Р-го узла подключен к К-му разр ду входа номера страниц блока ассоциативной пам ти, К-е разр ды вторых входов элемента И третьей группы Рго узла и второй схемы сравнени  подключены к К-му разр ду входа индекса страниц блока ассоциативной пам ти, второй вход первой схемы сравнени  Р-го узла подключен к входу задани  ключа блока ассоциативной пам ти.

   45 t4 1

   Фие.2