SU1251085A1 - Устройство дл контрол цифровых узлов - Google Patents

Abstract

Изобретение отиоситс  к вычислительной технике и может быть использовано при тестовой диагностике цифровых узлов, содержащих микросхемы с ТТЛ уровнем и ЭСЛ уровнем. Устройство содержит генератор тестов, дешифратор , триггер, элемент И, буферный , регистр, регистр тестов, регистр коммутации, блок преобразовани  уровней , блок обратного преобразовани  уровней, схему сравнени . Из .генератора тестов поступает информаци  в блок управлени , где на дешифрато- ре происходит дешифраци  этой инфор мации, и с выходов дешифратора снимаетс  информаци , котора  служит дл  последовательной синхронизации регистров. С буферного регистра эталонна  информаци  идет на схему сравнени . Тестова  информаци  идет на регистр тестов, на регистр коммутации поступает информаци  о расположении входов с уровнем ТТЛ и входов с уровнем ЭСЛ. Выходы с объекта кон-ь- рол , соответствующие ТТЛ уровн м, идут через блок преобразовани  уровней и блок обратного преобразовани  уровней вместе с выходами, соответствующими ЭСЛ уровн ми, которые проход т через блок обратного преобразовани , на схему сравнени , где сравниваютс  и в случае ошибки происходит останов генератора тестов. Тестова  информаци  с регистра тестов поступает на коммутатор непосредственно , а также, пройд  преобразование в блоке двойного преобразовани , поступают на коммутатор, который управл етс  регистром коммутации. 2 ил. ю (Л

Description

Изобретение относитс  к вычислительной технике и может быть исполь зовано дл  контрол  логических блоков и цифровых узлов ЭВМ.

Известно устройство дл  контрол  цифровых узлов, содержащее .блок пам ти, блок сравнени , блок управ- ени , блок формировани  тестовой информации, регистр теста, блок муль- типлексоров, коммут атор.

Цель изобретени  расширение функциональных возможностей за счет обеспечени  контрол  цифровых узлов, построенных на элементах различных логик. .

На фиг. 1 изображена блок-схема устройства; на. фиг, 2 схема блока управлени .

Устройство (фиг.1) содержит генератор 1 тестов, блок 2 управлени , буферный регистр 3, регистр 4 тестов , блок 5 преобразовани  уровней, блок 6 обратного преобразовани  уровней , блок сравнени  7, регистр 8 коммутации, коммутатор 9, контролируемый цифровой узел 10.

Блок управлени  содержит дешиф ратор 11, элемент И 12, триггер 13, переключатель .14.

Устройство работает I следующим образом.

. Данные из .генератора 1 тестов поступают на -вход дешифратора 11 и буферного регистра 3. Блок 2 управлени  с помощью дешифратора 11 распредел ет поступающую информацию между регистрами устройства 3, 4 и 8.

В регистр 8 коммутации записываетс  информаци  о разделении входных контактов провер емого узла на контакты с уровн ми ТТЛ-логики и KOHTclKты с уровн ми ЭСЛ-логики, в регистр 4 тестов - элементарный стимул, во входной регистр 3 .- эталонна  информаци  .

Стимулирующие сигналы в уровн х ТТЛ-логики с выхода регистра 4 тестов поступают на первую группу информационных входов коммутатора 9 и на вход блока 5 преобразовани  уровней, который служит дл  преобразовани  уровней ТТЛ - ЭСЛ, Сигналы с выходов блока 5 преобразовани  уровней поступают на вторую группу информационных входов коммутатора 9 и на вход блока 6 обратного преобразовани  уровней, который служит дл  обратного преобразовани  уровней ЭСЛ-

510852

ТТЛ, Сигналы с выходов блока 5 преобразовани  уровней поступают на другую группу информационных входов коммутатора 9 и на вход блока 6 обрат 5 ного преобразовани  уровней, который служит дл  обратного преобразовани  уровней ЭСЛ-ТТЛ.

Коммутатор 9 создает цепи дл  прохождени  сигналов в ТТЛ-уров- О н х или в ЭСЛ-уровн х раздельно дл  каждого контакта провер емого узла в зависимости от состо ни  регистра 8 коммутации.

В блоке 7 сравнени  производит- 5 с  сравнение содержимого буферного регистра 3 с информацией на контактах контролируемого узла, котора  попадает на группу входа блока 7 сравнени  через блоки 5 и 6 пре- 20 образовани  уровней если даннь1й контакт с ТТЛ-уровн ми, и только через блок 6 обратного преобразо- вани  уровней,; если данный контакт

с ЭСЛ-уровн ми. 25 Результат сравнени  опрашиваетс  в блоке 2 управлени  на элементе И 12, ив случае несравнени  сбрасываетс  триггер. 13, тем самым прекраща  поступление информации 30 из накопител  тестов. .

Claims (1)

1. Формулаизобретени 

   Устройство дл  контрол  цифровых узлов, содержащее генератор тестов,

   буферный регистр, регистр тестов, блок сравнени , блок Преобразовани  уровней, блок обратного преобразовани  уровней, блок управлени , содержащий дешифратор, причем информа ционные выходы генератора тестов соединены с информационными входами буферного регистра и информационными входами дешифратора, выход признака синхронизации генератора

   45 тестов соединен с синхровходом де- . шифратора, первый выход которого соединен с синхровходом буферного регистра, группа выходов признаков теста которого соединена с группой

   50 информационных входов регистра тестов , синхровход которого соединен со вторым выходом дешифратора, группа выходов признаков эталона буферного регистра соедин ена с первой

   55 группой информационных входов блока сравнени , перва  группа выходов блока преобразовани  уровней соединена с первой группой входов блока

   31

   обратного преобразовани  уровней, группа выходов регистра соединена с первой группой входов блока преобразовани  уровней, отличающеес  тем, что, с целью рас- тирани  функциональнь« возможностей за счет обеспечени  контрол  цифровых узлов, построенных на элементах различных логик, оно содержит регистр коммутации, коммутатор, а блок управлени  содержит элемент , триггер и переключате.ль, причем третий(ВЫХОД дешифратора соединен с входом синхронизации регистра коммутации , группа информационных входов которого соединена с группой выходов признаков входов буферного регистра, четвертый выход дешифратора соединен с первым входом элемента И, второй выход которого соединен с выходом схемы сравнени , . выход элемента И соединен с нулевым входом триггера , инверсный единичный вход которого соединен с неподвижным контактом переключател , подвижный контакт которого подключен к шине нулевого, по

   10

   jl0854

   тенциала устройства, выход триггера соединен с входом блокировки генератора тестов, выходы регистра коммутации соединены с управл ющими входа- ми коммутатора, перва  и втора  группы информационных выходов которого соединены с первой и второй группами информационных входов контролируемого цифрового узла соответственно, перва  группа информационных входов , коммутатора соединена с группой выходов регистра теста, втора  группа информационных входов коммутатора сое;ц1нена со второй группой выходов блоке преобразовани  уровней, перва  группа выходов контролируемого цифрового узла соединена со второй груп- пой входов блока преобразовани  уровней, втора  группа выходов контролируемого цифрово1 о узла соединена со второй группой входов бло ка обратного преобразовани  уровней, перва  и ртора  группы выходов которого соединены со второй группой инфор мационных Бходов схемы сраЪне- ни .

   15

   20

   5

   W

   1 /

   ,-Г

   W ЛУ

   /

   фигЛ

   fffn ofTo/rt/ffre j /

   cpetfft fHi/

   fterfforrt//rr /rfof

   fVffCfrfoS

   fftuf.2

   Составитель A. Сиротска  Редактор Т, Митейко Техред Й.Гайдош/ Корректор С. Иекмар

   Заказ 4412/46 Тираж 67 Подписное

   ВНИЧПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое; предпри тие, г. Ужгород; ул. Проектна , 4