SU1247949A1 - Посто нное запоминающее устройство - Google Patents

Description

1

Изобретение относитс  к запоминающим устройствам.

Цель изобретени  - повышение быстродействи  устройства,

На чертеже приведена структурна  схема устройства.

Устройство содержит группы накопителей 1, первый дешифратор 2, пер- вьй адресньш р егистр 3, входы адресного регистра 3  вл ютс  адресными входами 4, мультиплексор 5, блок 6 сравнени , накопитель 7, числовой регистр 8, второй адресньй регистр 9, группу элементов И 10, второй дешифратор 11, триггер 12, блок 13 задержки, два элемента И 14 и 15, первьй 16 и второй 17 одновибраторы, первый 18 и второй 19 элементы ИЛИ и третий одновибратор 20.

Устройство работает следующим образом.

В режиме считывани  из шины А поступают адрес числа в адресный регистр 3, сигнал чтени  на вход бпока 13 задержки и код индекса на регист-р 9. В том случае, если адрес числа содержит код зоны накопител  7, на выходе группы элементов И 10 в соответствии с кодом регистра У вырабатываетс  адрес числа накопител  7 дл  коррекции числа, хран щегос  по соответствующему адресу в одном из накопителей i группы, которое поступает на первые входы мультиплексора 5. Однако при необходимости коррекции этого числа на второй вход мультиплексора 5 поступает сигнал с первого выхода сравнени  6, который запрещает выдачу числа из накопителей, 1 группы в шину 4, за счет того, что на первьш вход блока 6 сравнени  подаетс  код корректирующего числа из накопител  7, а на ее второй вход - код с регистра 8, который представл ет началь- ньй код числа, после которого необходима коррекци , к примеру код 0...0. При этом на третий вход мыльтиплексора 5 подаетс  разрешающий потенциал с второго выхода блока 6 на выдачу числа, пришедшего на четвертый вход мультиплексора 5 с выхода накопител  7, а с выхода пер вого элемента ИЛИ 18 на вход триггера 12 подаетс  управл ющий импульс,, который устанавливает его в состо ние 1 (предварительно триггер 12 импульсом с первого выхода блока 13 задержки был установлен в состо ние

10

15

20

25

1247949. 2

О). За счет того, что триггер 12 i находитс  в состо нии 1, управл ющий импульс, поступающий с второго выхода блока 13 задержки, проходит , через второй элемент И 15 и запускает одновибратор 17. Длительность импульса на выходе одновибратора 17 определ ет цикл обращени  при наличии коррекции числа в устройстве, поскольку этот импульс через второй элемент ИЛИ 19 проходит на синхронизирующий вход мультиплексора 5 и на вход третьего одновибратора 20. Выходной импульс с третьего одновибратора 20 служит сигналом окончани  цикла работы устройства. В случае, когда коррекции нет, на второй вход мультиплексора 5 поступает сигнал с первого выхода блока 6 сравнени , которьй разрешает выдачу числа, хран щегос  в одном из накопителей 1, за счет отсутстви  на выходе блока 6 признака коррекции, поскольку на вход блока 6 из накопител  7 поступает код 0...0. При сравнении этого кода с начальным кодом регистра 8 на первом выходе блока 6 вырабатываетс  потенциал, разрешающий выдачу числа, хран щегос  в одном из накопителей , а на втором выходе блока 6 вырабатываетс  потенциал, запрещающий выдачу числа, хран щегос  в накопителе 7.

В.случае, когда коррекции нет, из накопител  7 на первый вход блока 6 поступает код 0.,.0, а на втором входе блока 6 остаетс  неизменным начальный код регистра 8, при этом блок 6 вырабатывает на своем первом выходе потенциал, разрешающий выдачу числа из накопителей 1, который пос- тупает на второй вход мультиплексора 5, при этом на выходе блока 6 вырабатываетс  потенциал, поступающий на третий вход мультиплексора 5 и запрещающий вьщачу числа из накопител  7. В этом режиме, как и в режиме коррекции, триггер 12 импульсом с первого выхода блока 13 задержки устанавливаетс  в состо ние О и находитс  в этом состо нии до конца цикла работы, поскольку с выхода первого элемента ИЛИ 18 в режиме отсутстви  коррекции на вход установки 1 триггера 12 не поступает управл ющий импульс. За счет того, что триггер 12 находитс  в состо нии О, управл ющий импульс, поступающий с второго выхода блока

3D

35

40

45

50

55

13 задержки, проходит через первый элемент И 14 и запускает первый одновибратор 16, Дпительность импульса на выходе одновибратора 16 определ ет цикл обращени  при отсутствии коррекции числа в устройстве , поскольку этот импульс через второй элемент ИЛИ 19 проходит на синхронизирующий.вход мультиплексора 5 и на вход третьего одновибратора 20, выходной импульс которого служит сигналом окончани  цикла работы . За счет этого достигаетс  меньший цикл работы устройства при отсутствии коррекции, а следовательно , увеличиваетс  быстродействие устройства в целом.

Формула, изобретени

Посто нное запоминающее устройство , содержащее первый дешифратор, выходы которого соединены с входами соответствующих накопителей группы, выходы накопителей группы подключены к первому входу мультиплексора, выходы мультиплексора  вл ютс  первым выходом устройства, входы первого дешифрат ора подключены к выходам первого адресного регистра, входы которого  вл ютс  первым адресньзм входом устройства, второй дешифратор и накопитель, отличающеес  тем, что, с целью повьщ1ени  быстродействи  устройства, в него , введены триггер, два элемента И, три одновибратора, второй адресный регистр, числовой регистр, блок сранени , блок задержки, два элемента ИЛИ и группа элементов И, первые

47949. 4

входы которых подключены к выходам второго дешифратора, входы которого подключены к соответствующим выходам первого адресного регистра, вторые входы элементов И группы подключены к выходам второго адресного регистра , входы которого  вл ютс  вторым адресным входом устройства, выходы элементов И группы подключены )Q к соответствующим входам накопител  и к входам первого элемента ИЛИ, выход которого подключен к первому входу триггера, второй вход которого подключен к первому выходу блока за- 1 держки, второй выход которого подключен к первым входам первого и второ - го элементов И, вторые входы которых подключены соответственно к первому и второму выходам триггера, выход 2Q первого элемента И подключен к входу первого одновибратора, выход которого подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом второго одно- 25 вибратора, вход которого подключен к выходу второго элемента И, выход второго элемента ИЛИ подключен к п тому входу мультиплексора и к входу третьего одновибратора, выход которого  вл етс  вторым выходом устройства , входы числового регистра  вл ютс  информационным входом устройства , а выходы подключены к второму входу блока сравнени , вход блока задержки  вл етс  входом выборки 5 устройства, второй и третий входы мультиплексора соединены с выходами блока сравнени , первый вход которого соединен с выходом накопител  и четвертым входом мультиплексора.

30

Редактор М. Петрова

Составитель Л. Амусьева

Техред О.Гортвай Корректор С. Шекмар

Заказ 4132/53Тираж 543 ,Подписное

ВНдаПИ Государственного комитета СССР

по делам изобретений и открытий 1)3035, Москва, Ж-33, Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

Claims (1)

1. Формула, изобретения

   Постоянное запоминающее устройство, содержащее первый дешифратор, выходы которого соединены с входами соответствующих накопителей группы, выходы накопителей группы подключены к первому входу мультиплексора, выходы мультиплексора являются первым выходом устройства, входы первого дешифратора подключены к выходам первого адресного регистра, входы которого являются первым адресным входом устройства, второй дешифратор и накопитель, отличающееся тем, что, с целью повышения быстродействия устройства, в него , введены триггер, два элемента И, три одновибратора, второй адресный регистр, числовой регистр, блок сравнения, блок задержки, два элемента ИЛИ и группа элементов И, первые

   1247949 4 входы которых подключены к выходам второго дешифратора, входы которого подключены к соответствующим выходам первого адресного регистра, вторые входы элементов И группы подключены к выходам второго адресного регистра, входы которого являются вторым адресным входом устройства, выходы элементов И группы подключены 10 к соответствующим входам накопителя и к входам первого элемента ИЛИ, выход которого подключен к первому входу триггера, второй вход которого подключен к первому выходу блока за15 держки, второй выход которого подключен к первым входам первого и второ — го элементов И, вторые входы которых подключены соответственно к первому и второму выходам триггера, выход 2Q первого элемента И подключен к входу первого одновибратора, выход которого подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом второго одно25 вибратора, вход которого подключен к выходу второго элемента И, выход второго элемента ИЛИ подключен к пятому входу мультиплексора и к входу третьего одновибратора, выход ко30 торого является вторым выходом устройства, входы числового регистра являются информационным входом устройства, а выходы подключены к второму входу блока сравнения, вход блока задержки является входом выборки устройства, второй и третий входы мультиплексора соединены с выходами блока сравнения, первый вход которого соединен с выходом накопителя и четвертым входом мультиплексора.