SU1234980A1 - Система передачи информации по электрическим сет м - Google Patents

Abstract

Изобретение относитс  к радиосв зи . Повьшаетс  помехозащищенность и быстродействие. Устр-во содержит на передающей стороне задаюпщй генератор 1, формирователь информационных сигналов 2, усилитель мощности 3 и выходной блок согласовани  4 с электрической сетью, а на приемной стороне - входной блок согласовани  5 с электрической сетью, блок синхронного детектора (БСД)6, задающий генератор 7 (N4- 1) блоков интегри (Л с ю СО 00 J У иг. 1

Description

ровани  (БИ)8, блок управлени  9, (N+ 1) блоков пам ти 10, пороговый блок 11, компаратор 12, триггер 13, элемент И 14, распределитель импульсов (РИ) 15 и дешифратор информационных сигналов (ДИС) 16, На пере- дан цей стороне формируетс  требуема  кодова  комбинаци , поступающа  в электрическую сеть. Информаци  из сети поступает на приемную сторону, где в БИ 8 накапливаетс  сигнал /с выхода вед 6 в течение п периодов сети, затем в течение одного периода сети считьшаетс  и сбрасьгааетс  на

Изобретение относитс  к радиосвд- зи и может быть использовано в системах передачи информации по электрическим сет м в тонажном диапазоне частот

Цельк изобретени   вл етс  повышение помехозащиценности и быстродействи .

На фиг. 1 приведена структурна  электрическа  схема системы передачи информации по электрическим сет м| на фиг, 2 - структурна  электрическа  схема блока синхронного детектора и блока интегрировани .

Система передачи информации по электрическим сет м содержит первый задающий генератор 1, формирователь

2информационных сигналов, усилитель

3мощности, выходной блок 4 согласовани  с электрической сетью, входной блок 5 согласовани  с электрической

.сетью, блок 6 синхронного детектора, второй задающий генератор 7, (N 1) блоков 8 интегрировани , блок 9 управлени , (N+ 1) блоков 10 пам ти, пороговый блок 11, компаратор 12, чциггер 13, элемент И 14, распределитель 15 импульсов и дешифратор 16 информационных...сигналов. При этом блок 6 синхронного детектора содержит К синхронных детекторов 17 и (К- 1) фазовращателей 18, а блок 8 интегрировани  содержит К интеграторов 19, К блоков 20 выделени  модул  сигнала и блок 21 выделени  мак симального сигнала.

,й

234980

копленное значение. Сигнал с выходов БИ 8, пройд  блоки пам ти 10, компаратор 12 и элемент И 14, поступают на РИ 15,, который возвращаетс  в исходное положение триггером 13, Сиг- налы с выходов всех разр дов РИ 15 и сигнал с выхода порогового блока 11, амплитуда которого последовательно увеличиваетс  и уменьшаетс  до нул  в течение н периодов сети, поступают на соотв-щие входы ДИС 16, в котором расшифровываетс  прин та  кодова  информаци  .Даны примеры выполнени  БИ8 и БСД 6. 1 з.п.ф-лы,2 ил.

5

5

0

5

0

Система передачи информации по электрическим сет м работает следующим образом.

На передающей стороне первый за- дак щй генератор 1 непрерьшно формирует частоту сигнала, котора  поступает на вход формировател  2, В формирователе 2, который запускаетс  от датчиков или диспетчером, в соответствии с передаваемой информацией и строго синхронно с характерной точкой периода сети (что обеспечиваетс  синхронизацией от сети) формируетс  требуема  кодова  комбинаци . Сигнал с выхода формировател  2 через усилитель 3 и выходной блок 4 вводитс  в электрическую сеть.

На приемной стороне второй задающий генератор формирует ту же частоту , что и первый задающий генератор 1, равенство частот обеспечиваетс  синхронизацией генераторов от общей частоты сети.

Информаци  из сети через входной блок 5 поступает на блок 6,на управл ю- 1ЦИЙ вход которого подаетс  сигнал с выхода второго задающего генератора, В блоке 6 управл ющие сигналы синхронных: детекторов сдвинуты относительно соседних на угол П /К рад фазовращател ми 18. Сигнал с йыхода каж доге из синхронных детекторов накапли- заетс  в соответствующих интеграторах 19 блоков 8 в течение периодов часто- .ты сети. Число периодов частоты сети , составл ющих период интегрирова ни  определ етс  по условию отстройки от сетевых помех. Начало интегрировани , общее дл  всех К интеграторов одного блока интегрировани , сдвинуто по сравнению с соседними блоками интегрировани  на один перио частоты сети. Сигналы с выходов интеграторов 19 в каждом из блоков 8 поступают на входы блока 21. На выход блока 21 проходит сигнал с того из К каналов блока 6, дл  которого минимальна разность фаз входного сигнала и управл ющего сигнала синхронного детектора 17. Выполненные таким образом блоки 6 и 8 позвол ют вьщел1ить сигнал при произвольной его фазе на входе приемника.

Каждьй из блоков 8 накапливает сигнал с выхода блока 6 синхронного детектора в течение п периодов сети, затем в течение одного периода сети происходит считывание и сброс накопленного значени . Амплитуда выходного импульса блока 8 пропорциональна накопленному значению сигнала. В блоке 9, вьшолнениом на основе кольцевого распределител , формируютс  последовательности импульсов дл  управлени  накоплением, считыванием fi сбросом информации дл  каждого из блоков 8 интегрировани . Сигналы с выходов всех блоков интегрировани  поступают на входы порогового блока 1 1 .

При по влении сигнала на входе приемного устройства через каждый период сети на входе порогового блока 11 по вл етс  импульс, амплитуда которого равна значению сигнала , накопленного в том блоке 8 ий- тегрировани , с выхода которого в данный момент поступает сигнал. В течение п периодов сети амплитуды импульсов на входе порогового блока 11 будут последовательно нарастать, увеличива сь с каждым шагом. Через врем , равное н периодам сети, амплтуды импульсов на входе порогового блока 11 станут равными вплоть до ммента исчезновени  сигнала на входе приемного устройства, а затем будут последовательно уменьшатьс  до нул  в течение н периодов сети.

Сигналы с выходов блоков 8 посту- пают также на входы компаратора 12, на одни входы непосредственно, а на другие - через блоки 10. Сброс ин

5

0

5

формации в кажд,ом из блоков 10 осуществл етс  одновременно со сбросом информзцни следующего блока 8 интегрировани . Таким образом,, в течение каждого периода сети в компараторе 12 происходит сравнение сигнала, поступившего с блоков интегрировани  8 в текущий период, с сигналом, поступившим в предшествующий период. Сигнал на выходе компаратора 12 по вл етс  в том случае, когда текущее значение сигнала больше предыдущего, т.е. сигнал на выходе компаратора 12 будет по вл тьс  в течение h периодов сети, начина  с момента по влени  сигнала на входе приемного устройства, вплоть до по влени  установившегос  значени  сигнала на выходах блоков 8.

При первом срабатьгеании порогового блока 11 триггер 13 переходит из нулевого состо ни  в 1 и сигнал с выхода триггера 13 дает разрешение на запуск распределител  15, число разр дов которого соответствует числу элементов кодовой комбинации. При по влении тактового импульса, кото- рьгй формируетс  из напр жени  сети, распределитель 15 переходит в первое положение. При приходе следующего тактового импульса через период сети распределитель 15 переходит во второе положение, но при наличии в этот момент сигнала на выходе компаратора 12, которьй свидетельствует о том, что установившеес  значение сигнала на выходах блоков интегрировани  8 еще не достигнуто, распределитель 15 через элемент И 14 вновь возвращаетс  в первое положение. Распределитель 15 будет возвращатьс  в первое положение до тех пор, пока не исчезнет сигнал на выходе компаратора 12, что соответствует фиксированному сдвигу на h периодов сети относительно момента по влени  сигнала на входе приемного устройства. После этого с приходом каждого следующего тактового импульса распределитель 15 будет переходить в новое положение . Сигнал с последнего разр да распределител  15, соответствующий последнему элементу кодовой комбинации сигнала, устанавливает триггер 13 в нулевое состо ние и тем самым возвращает распределитель 15 в исходное положение. Сигналы с выходов всех разр дов распределител  15 и

сигнал с выхода порогового блока 11 поступают на соответствующие входы дешифратора I6j, в котором расшифровываетс  прин та  кодова  комбинаци „ 5

Claims (2)

1. Формула изобретени 

   1 ., Система передачи информации по iO электрическим сет М} содержаща  на передающей стороне последоватепьно соединенные первьй задающий генера-- . торэ формирователь информационньк сигналов, усилитехсь мощности и выход-f5 ной блок согласовани  с электрической сетью, при этом синхрони-зирую- щие входы первого задающего генератора и формировател  информационньга сигналов объединены и соединены с 20 электрической сетью, а.на приемкой

   стороне последовательно соединенные

   входной блок со1 ласовани  с электрической сетью, и блок синхронного детектора , управл ющий вход которого ,25

   соединен с выходом второго задающего генератора,N блоков интегрировани , входы которьЕХ. объединены и подключены к выходам блока синхронного детектора ., а также дешифратор информациои-30 них сигналов и блок управлени ., N выходов которого соединены с управл ющими входами соответствутещих N блоков интегрировани , при этом син- хронизгфукшще входы блока управлени  и второго задающего генератора объединены и соединены с электрической сетью, отлич ающа  . с.   тем, что, с целью повышени  помехозащищенности и быстродействи 5 на приемной 40 стороне введены (N + |)-й блок интегрировани  (Н+ 1) блоков пам ти. пороговьй блокS, триггер и последовательно соединенные компаратор, элемент И и распределитель импульсов,

   m выходов которого соединены с ил входами дешифратора информационных сиг- н ло В, управл ющий вход которого соединен с первым входом триггера и с выходом порогового блока, (N + 1) входы которого объединены с соответствующими первыми (Ы 1) входами компаратора, входами соответствующих (Н 1) блоков пам ти и подключены к выхо/ ам соответствуюгцих ( + 1) блоков интегрировани , причем управ- хшющий вход каждого последующего со второго по (М+ 1) блока интегрировани  объединен с управл ющим входом соответствующего предыдущего с первого по N -и блока пам ти, управл ю- щ: й вход первого блока интегрировани  объединен с управл ющим входом (N + 1)-го блока пам ти, выходы (N + i) блоков пам ти соединены с соот- ветствующи1 1И вторыми (N+ I) входами компаратора, при этом второй вход элемента И соединен с вторым выходом распределител  импульсов, tn -и выход которого соединен с вторым входом три ггера, выход которого подключен к второму входу распределител  импульсов , синхронизирующий вход которого объединен с синхронизирующим входом блока управлени , а параллельный вход (N + 1) блока интегрировани  соединен с п.араллельным выходом блока синхронного детектора.
2. 2. Система поп, 1, отличающа с , там, что блоки интегрировани  вьшолнены содержащими К ин- тэ-граторов, выходы которых через соответствующие К ,блоков выделени  модул  сигнала соединены с соответ- ствуюаснми К входами блока выделени  наксимгшьного сигнала, выход которого  вл етс  выходом блока интегрировани , параллельным входом которого  вл ютс  входы К интеграторов.

   Редактор К.Волощук

   Составитель Б.Шевцов

   Техред О.Гортвай Корректор М.Дем ик

   Заказ 2990/58

   Тираж 624Подписное

   ВНИИТШ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г Ужгород, ул. Проектна , 4