SU1229964A1 - Преобразователь двоичного кода в код с посто нным весом - Google Patents
Преобразователь двоичного кода в код с посто нным весом Download PDFInfo
- Publication number
- SU1229964A1 SU1229964A1 SU843802386A SU3802386A SU1229964A1 SU 1229964 A1 SU1229964 A1 SU 1229964A1 SU 843802386 A SU843802386 A SU 843802386A SU 3802386 A SU3802386 A SU 3802386A SU 1229964 A1 SU1229964 A1 SU 1229964A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- input
- output
- adder
- weight
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относитс к автоматике и цифровой вычислительной технике и может быть использовано при построении преобразователей двоичных кодов в коды с ограниченным или посто нным весом. I.
Целью изобретени вл етс расширение класса решаемых задач за счет возможности преобразовани двоичного код в код с ограниченным весом.
Преобразование двоичных кодов с ограниченным весом (количество единиц в коде может быть от О до. р) соответствует переводу числа из позиционной системы счислени в код веса разр дов которого определ ютс выражением
)
2
при
(Рп,-р1 ,
П с
h при ,
(1)
твес п-го разр да преобразуемого числа при наличии р единиц,в старших перед ним разр дах;
количество единиц в коде каждого сообщени (характеристике ограничени на вес). ование двоичных кодов с весом соответствует переиз позиционной системЬ веса разр дов которой опследзтощим образом:
О
,(Рш-р)
при при Р5Р -п.
(2)
В преобразователе используетс возможность вычислени по (p,+t) весовым коэффициентам разр дов: (f(n,,0), ((, 1), ({i(nj-2, 2), ..., (f(n,-p, р„) дл любого п,% р„, соответствующего р да коэффициентов дл n/j, равного п, + 1 ипи , путем простого соответственно сложени шш вычитани смежных коэффициентов из р да дл п,. Эта возможность определена основным свойством фибоначчие- вых систем счислени , которое записываетс в виде следующего выражени :
(f(n,p)cf(n, ,p)+(f(n|-1, р+1).
Определение весовых коэффициентов разр дов в процессе преобра зовани .начинаетс со старших разр дов, Заме
ТИМ, что значение
10
«5
1)
20
, :
40
45
2
tf(n,p)
при
ГП
25
30
35
50
всегда равно 1.
На чертеже представлена структурна схема предлагаемого преобразовател .
Преобразователь содержит регистр 1 весового эквивалента, генератор 2 весовых коэффициентов, включающий в себ группу 3 сумматоров, предназначенных дл хранени весовых коэффициентов р, группу А пороговых элементов , первую группу 5 элементов И, вторую группу 6 элементов И, группу 7 элементов задержки, элемент НЕ 8, элемент И 9, схему 10 сравнени , распределитель 11 импульсов, сумматор 12 и регистр 13 сдвига.
В зависимости от числа разр дов в преобразуемом коде (п ), типа ограничени на вес кодов и значени параметра ограничени р осуществл етс вычисление значений следующих весовых коэффициентов
.Cf(, ), (р(, ),
..,м (п. О);
в первый сумматор 3 .записывают двоичный эквивалент числа ср(п„-рп,+ 1, ), во второй сумматор 3 - двоичный эквив алент ff(, ) и т.д. В последнем сумматоре 3 записан двоичный эквивалент числа сл(п„, 0), которое вл етс весовым коэффициентом первого старшего разр да преобразуемого кода. В регистре 1 двоичный эквивалент 1 соответствует весу любого разр да при так как всегда (:f(x, ) 1.
Дл случа , когда осз ществл етс преобразование кода 111000 (56) в код с ограниченньв4 весом, число разр дов в котором равно 7 (п,), а максимально допустимый вес равен 3 (), устройство работает следующим образом. Преобразование осуществл етс за число тактов, равное числу разр дов в исходном коде, в рассматриваемом случае за 7 тактов. Каждый такт рабо ты состоит из двух полутактов. Первый полутакт основной (рабочий), в течение которого осуществл етс преобразование очередного разр да исходного кода в код с ограниченным весом, а 55 второй полутакт вспомогательный, в течение которого осуществл етс вычисление двоичного эквивалента весом .следующего разр да преобразуемого ко
да. Потактную работу преобразовател кодов задает распределитель 11 им- пульсов путем вьщачи на выходе 14 управл ющего сигнала в течение всего такта работы, на выходе 15 - в тече- ние первого полутакта и на выходе 16 - в течение второго полутакта работы.
В исходном состо нии преобразуемы код 111000 записан в сумматоре 12, ре гистр 13 сдвига обнулен. Число сумматоров в группе равно 3. В сумматоре З записан двоичный эквивалент числа tf (6,0) 12, в сумматоре 3 -tf(5,1) 16 и в сумматоре 3i - Ч (4,2)5.
Если же преобразователь содержит число сумматоров 3,, 32, ..., Зз в группе больше, чем р, то в избыточные сумматоры записывают двоичные эквиваленты единицы.
Первый такт.
При поступлении управл ющего сих- нала с выхода 14 распределител 11 импульсов на тактовый вход схемы 10 сравнени осуществл етс сравнение чисел, хран щихс в начале такта работы в сумматоре 3 и сумматоре 12, и в течение времени присутстви на управл ющем входе сигнала она выдает на выходе единичное значение сигнала если число в сумматоре 12 больше шти равно числу в сумматоре 3, или нулевое , если число в сумматоре 12 меньше числа в сумматоре 3. В рассматриваемом примере в начале такта в сумматоре 12 хранитс число 56, а в сумматоре Зд-42, поэтому на выходе схемы 10 сравнени будет единичное значение сигнала. При поступлении в первом полутакте работы сигнала с выхода 15 распределител 11 импульсов на управл юпщй вход регистра 13 сдвига последний осуществл ет сдвиг хран щегос в нем числа на один разр д в сторону старших и запись в пер вый младший разр д нулевого или единичного значени , поступающего на его вход с выхода схемы 10 сравнени В рассматриваемом случае в регистре 13 в первом такте работы будет сдви- нуто нулевое число и записано в младший разр д единичное значение.
Одновременно с поступлением сигнала с выхода 15 распределител 11 импульсов на управл ющий вход регист- ра 13 сдвига он поступает и на вход элемента И 9, которьй обеспечивает подачу числа из сумматора 3 на вход
25
5
ю 15
20
35 50
30
45
сумматора 12 только при наличии на его третьем входе единичного значени сигнала от схемы 10 сравнени . В рассматриваемом случае в первом такте работы при поступлении на вход элемента И 9 управл ющего сигнала значение числа 42 из сумматора 3 подаетс на вход сумматора 12, так как на второй вход элемента И 9 подан от схемы 10 сравнени единичный сигнал . Сумматор 12 осуществл ет вычитание поступающего на его вход числа из числа, хран щегос в нем. В рассматриваемом случае в сумматоре 12 из числа 56 будет вычтено число 42, в результате чего в конце первого полутакта в нем будет хранитьс число 1 4 .
Во втором полутакте осуществл етс подготовка генератора 2 весовых коэффициентов к определению значени следующего разр да восстанавливаемого сообщени .
Управл ющий сигнал с выхода 16 распределител 11 импульсов поступает на входы элементов И 6,, 5 и через элементы 7 , 7, - на соответствующие пары элементов И 62, 5 и 6 , 3 .
При наличии на выходе схемы 10 сравнени сигнала, соответствующего нулевому значению преобразуемого в данном такте разр да исходного кода, этим сигналом через элемент НЕ 8 будут поданы разрешающие сигналы на входы элементов И 6, 6, 6. Управл ющие сигналы поступ т через элементы И 6,, 6, 6, на первые управл ющие входы только тех сумматоров 3,, 3-, 3, в которых будут хранитьс двоичные эквиваленты чисел, строго больших единицы, так как только в этом случае на первые входы элементов И 6«, 6, 6 будут поданы разрешающие сиг- налы с выходов соответствующих пороговых элементов 4,, 42, 4,, подключенных к выходам сумматоров 3,, 3,3.
При наличии на выходе схемы 10 сравнени сигнала, соответствующего единичному значению преобразуемого в данном такте разр да исходного кода , этим сигналом будет подано разрешение на элементы И 5, , 5, 5 и сигналы с выхода 16 распределител 11 импульсов будут поступать на вторые управл ющие входы сумматоров 3, 3 , 3,.
При поступлении сигнала на первый управл ющий вход любого сумматоpa 3(, 3, 33 OH осуществл ет вычитание из хран щегос в нем числа числа поданного на его информационный вход с выхода предьщущего сумматора или регистра 1, а при поступлении сигна- ла на второй управл ющий вход сумматор осуществл ет сброс хран щегос в нем числа и запоминание числа, поданного на его информационный вход.
В рассматриваемом случае первый старший разр д исходного кода, обрабатываемый в первом такте, имеет единичное значение. Следовательно, управл ющий сигнал с выхода 16 распределител 11 импульсов последователь- но, начина с сумматора Зд, поступит на вторые управл ющие входы всех сумматоров 3, 3, , 3 , и они произведут запись двоичных эквивалентов следуницих чисел: в сумматор 3-, - 16 Ц(5,1), в сумматор Ц(4,2) и в сумматор (3,3).На этом работа устройства на данном такте заканчиваетс .
Второй такт.
Работа преобразовател кодов в этом такте отличаетс тем, что с выхода схемы 10 сравнени будет выдаватьс сигнал, соответствующий нуле- вому значению 6-го разр да исходного кода, который обрабатываетс во втором такте.
Первый полутакт.
При поступлении сигнала с выхода 14 распределител 11 импульсов схема 10 сравнени выдает на элемент И 9 нулевой сигнал, в результате чего содержимое сумматора 12 остаетс без изменени , т.е. сохран етс число 42.
Второй полутакт.
Управл ющга сигнал с выхода 16 распределител 11 импульсов поступит через элементы И 6, 6 на первые управл ющие входы только сумматоров 3 и Зг. В сумматоре 3 (в остальных, если сумматоров больше 3) хранитс двоичный эквивалент единицы , поэтому пороговый элемент 4, не выдает больще разрешающего сигнала на элемент И 6 и сумматор 3, отключаетс от управлени по первому входу . В сумматорах 3,j и Зд будет проведено вычитание поданных на их входы чисел из хран щихс в них. В результате этого будут получены двоичные эквиваленты следующих чисел: в сумматоре 16-5(4,1) и в сумматоре 3 - (3,2). В сумматоре 3 J сохранитс двоичный эквивалент единицы, которому можно поставить в соответствие весовой коэффициент ,3) 1.
Работа устройства последующих тактов аналогична первому, если обрабатываетс единичный разр д исходного кода, или второму, если обрабатываетс нулевой разр д.
Изменение содержимого всех сумматоров 12, 3,, 32, Зз при преобразовании данного кода (111000) в полный двоичный код представлено в таблице. Конечный результате преобразовани получен в регистре 13 на 7-ом такте и равен 1010100.
Изобретение позвол ет также преобразовать полные двоичные коды в коды с посто нным весом. Отличие здесь только в том, что значени весовых коэффициентов дл записи в сумматоры цепочки в исходном состо нии осуществл ют по формуле (2).
Редактор Н. Егорова Заказ 2460/59
Техред Л.Олейник
Кор Под
Тираж 816 ВНИИПИ Государственного комитета СССР
по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5
Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4
Корректор А. Обручар Подписное
Claims (1)
- ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В КОД С ПОСТОЯННЫМ ВЕСОМ, содержащий генератор весовых коэффициентов, регистр сдвига, сумматор, элемент И и распределитель импульсов, выход первого полутакта которого соединен с тактовым входом регистра сдвига и первым входом элемента И, выход второго полутакта распределителя импульсов соединен с управляющим входом генератора весовых коэффициентов, отличающийся тем, что, с целью расширения класса решаемых задач за счет возможности преобразования двоичного кода в код с ограниченным весом, в него введены регистр весового эквивалента, схема сравнения и элемент НЕ, а генератор весовых коэффициентов содержит группу сумматоров, группу пороговых элементов, первую и вторую группы элементов И и группу элементов задержки, причем выход регистра сдвига соединен с первыми входами элементов И первой группы, а через элемент НЕ с первыми входами элементов И второй группы, выход сумматора соединен с первым информационным входом схемы сравнения, второй информационный вход которой соединен с выходом последнего сумматора группы и вторым входом элемента И, выход которого соединен с входом сумматора, а третий вход элемента И соединен с выходом схемы сравнения, тактовый вход которой соединен с выходом такта.распределителя импульсов, выход i -го сумматора группы (»=1-рт, где рт максимальное число единиц кода с ограниченным весом) соединен с первым входом (i+1)-ro сумматора группы и через ΐ-й пороговый элемент группы - с вторым входом 4-го элемента И второй группы, третий вход которого соединен с выходом ί -го элемента задержки группы, с входом (i-l)-ro элемента задержки группы и с вторым входом ΐ-го элемента И первой группы, выходы ί-х элементов И первой и второй групп соединены соответственно с вторым и третьим входами ϊ-го сумматора группы, выход регистра весового эквивалента соединен с первым входом первого сумматора группы,' вход последнего элемента задержки 'группы является управляющим входом генератора весовых коэффициентов.Skn, 1229964 А1I 1229964
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843802386A SU1229964A1 (ru) | 1984-10-10 | 1984-10-10 | Преобразователь двоичного кода в код с посто нным весом |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843802386A SU1229964A1 (ru) | 1984-10-10 | 1984-10-10 | Преобразователь двоичного кода в код с посто нным весом |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1229964A1 true SU1229964A1 (ru) | 1986-05-07 |
Family
ID=21142981
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843802386A SU1229964A1 (ru) | 1984-10-10 | 1984-10-10 | Преобразователь двоичного кода в код с посто нным весом |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1229964A1 (ru) |
-
1984
- 1984-10-10 SU SU843802386A patent/SU1229964A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 662933, кл. G 06 F 5/02, 1979. Авторское свидетельство СССР № 436345, кл. G 06 F 5/02, 1972. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5382955A (en) | Error tolerant thermometer-to-binary encoder | |
SU1229964A1 (ru) | Преобразователь двоичного кода в код с посто нным весом | |
SU1439745A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
SU1646057A1 (ru) | Преобразователь двоично-дес тичного кода в двоичный Редчина | |
SU1264170A1 (ru) | Дифференцирующее устройство | |
SU1020815A1 (ru) | Преобразователь кода с посто нным весом в двоичный код | |
SU1179542A1 (ru) | Преобразователь кода в частоту с переменным коэффициентом преобразовани | |
SU1647908A1 (ru) | Преобразователь двоично-К-ичного кода в двоичный код | |
SU941990A1 (ru) | Преобразователь двоичных чисел в двоично-дес тичные числа | |
SU1280702A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
SU1358098A1 (ru) | Кодек блочного кода | |
SU1545329A1 (ru) | Преобразователь кодовых форм | |
SU1427573A1 (ru) | Преобразователь двоичного кода | |
SU819953A1 (ru) | Способ параллельно-последовательногоАНАлОгО-цифРОВОгО пРЕОбРАзОВАНи | |
SU1348823A1 (ru) | Устройство дл сдвига последовательных чисел в избыточном коде | |
SU744544A1 (ru) | Устройство дл преобразовани кодов | |
SU1302437A1 (ru) | Устройство дл преобразовани параллельного кода в последовательный | |
SU1656684A1 (ru) | Дельта-сигма-кодер | |
SU1425846A1 (ru) | Преобразователь кодов | |
SU849198A1 (ru) | Реверсивный преобразовательдВОичНОгО КОдА B дВОичНО-дЕС ТичНый | |
SU1125621A1 (ru) | Преобразователь числа из двоичной системы счислени в систему остаточных классов | |
SU1727122A1 (ru) | Интегрирующее устройство | |
SU1149243A1 (ru) | Реверсивный преобразователь двоичного кода в двоично-дес тичный | |
SU1203688A1 (ru) | Преобразователь кода числа из системы остаточных классов в позиционный код | |
SU1649672A1 (ru) | Преобразователь двоично-дес тичного кода в двоичный |