SU1208561A1 - Устройство дл обработки сейсмической информации - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может использоватьс  при поиске месторождений нефти и газа. Целью изобретени   вл етс  повьшение производительности . Устройство содержит регистр ввода, четыре блока регистров , блок умножени , буферный регистр , узел пам ти, регистр вывода , счетчики адреса, регистр числа операций, счетчик циклов, регистр кода операции, два счетчика текущего адреса, схему сравне ни , регистры адреса, коммутатор, счетчик числа операций, блок управлени , счетчик команд, группу элементов ИЛИ, регистры данных , блок пам ти, одновибратор, элементы ШШ. 3 ил. о S (Л

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  обработки массивов данных при поисках новых месторождений нефти и газа.

Цель изобретени  - повьшюние производительности устройства.

На фиг. 1 изображена функциональна  схема предлагаемого устройства; на фиг. 2 - схема блока управлени ; на фиг. 3 - схема коммутатора .

Устройство содержит регистр I ввода, блоки 2-4 регистров, блок 5 умножени , буферный регистр 6, сумматор 7, блок 8 регистров, узел 9 пам ти, регистр 10 вывода, счетчики 11-13 адреса, регистр 14 числа операций, счетчик 15 числа циклов , регистр 16 кода операции, счетчики 17 и 18 текущего адреса, схему 19 сравнени , регистр 20 адреса , коммутатор 21 с выходами 21.1-21.9 и входом 21.10, счетчик 22 числа операций, блок 23 управлени  с выходами 23.1-23.12 и входами 23.13-23.15, счетчик 24 команд , группу элементов ИЛИ 25 регистр 26 данных, блок 27 пам ти, регистр 28 данных, одновибратор 29, регистр 30 адреса, элементы ИЛИ 31-33, входы 34-36, выход 37 устройства, дешифратор 38 кода операции, элемент ИЛИ 39, триггер 40, генератор 41 тактовых импульсов триггер 42, элемент И 43, распределители 44 и 45 импульсов, элементы И 46, элементы ИЛИ 47, распределители 48 и 49 импульсов, элементы И 50 и элементы ИЛИ 51.

Устройство работает следующим образом.

Перед началом работы по входу 34 из электронной вычислительной машины (ЭВМ) через элементы ИЛИ 25 и регистр 26 загрузка блока 27 пам ти устройства. Загрузка производитс  под управлением сигнала записи по входу 35, который через элемент ИЛИ 31 управл ет записью в регистр 26, через одновибратор 29 осуществл ет запись информации в блок 27 а через элемент ИЛИ 33 и коммутатор 21 (вход 21.1 о) управл ет наращиванием адреса в счетчике 17 по сигнал 21.8. Адрес на блок 27 поступает со счетчика 17 адреса через регистры 20 и 30 апресов.

2085612

После окончани  загрузки блока пам ти устройство начинает выполн ть заданный список операций: свертку , комплексное умножение масси5 ВОВ, сложение, вычитание, умножение массивов действительных чисел, взвешивание в окне.

Формирование управл ющих сигналов дл  обеспечени  работы устрой- . О ства производитс  в блоке 23 управлени , которьш работает следующим образом. Через регистры 28. и 16 на вход 23,15 поступает код операции обработки из блока 27. Этот код деtS шифрируетс  дешифратором 38 и через зтемент ИЛИ 39 устанавливает триггер 40, разрешающий сигнал с выхода которого поступает на вход элемента И 43. На другой вход элемента

20 И 43-поступают импульсы с генератора 41, которые проход т на входы распределителей 44 и 45. На третьем входе элемента И 43 с выхода триггера 42 все врем  установлен раз25 решающий сигнал, за исключением

момента установки счетчика 15 числа циклов в нуль при окончании операции обработки (сигнал по входу 23.14) С вьЕХОда элемента И 43 импульсна 

30 последовательность поступает на вход распределителей 44 и 45. Распределитель 44 вырабатывает восемь сдви- нут ых во времени импульсных последовательностей ,. поступающих на вхо35 ды элементов И 46, а также импульсную последовательность, поступающую на коммутатор 21. Распределитель 45 вырабатывает шесть сдвинутых во времени последовательностей

40 импульсов, поступающих на входы элементов И 46, длительность которых намного превышает длительность импульсов генератора 41. На входы р да элементов И 46 поступает же сигнал 23.13 конца цикла вычислений с выхода схемы 19 сравнени . С выходов элементов ИЛИ 47 поступают управл ющие сигналы.

Коммутатор 21 осуществл ет уп- - 0 равление счетчиками 11-13, 15, 17, 18, 22, 24 и регистрами 14 и 16 адресной части устройства. Схема работает следующим образом. При поступлении с блока 23 импульсной 5 последовательности на распределитель 48 последний вырабатывает шесть сдвинутых во времени импульсных последовательностей , поступающих на

3

входы элементов И 50. С блока 23 управлени  импульсы поступают также на вход распределител  49, кото- рьш вырабатывает четыре сдвинутые во времени последовательности потенциалов , поступающих на входы элементов И 50, которые вырабатывают сигналы, необходимые дл  формировани  окончательных сигналов наращивани  адресов. С выходов элементов И 50 сигналы поступают на входы элементов ИЛИ 51, которые формируют выходные сигналы коммутатора. Дл  обеспечени  наращивани  адреса во врем  загрузки и выгрузки блока 27 при работе с ЭВМ в коммутатор 21 поступа:ет с элемента ИЛИ 33 сигнал, который через элемент ИЛИ 51 и выхо 21.8 осуществл ет прибавление единицы в. счетчике 17.

Управл юща  информаци  считыва- етс  из блока 27 по адресам, поступающим из счетчика -24 команд.

После приема управл ющей информации начинаетс  процесс заполнени  через регистры 28,1 блоков 2-4 данными , вызываемыми из блока 27, по адресам, поступающим через регистры 20 и 30. Начальные значени  адресов из входных массивов пересыпаютс  из счетчиков 11 и 12 в счетчики 17 и 18, где производитс  наращивание адресов на единицу. Начальные aja;peca входных массивов в счетчиках 11 и 12 сохран ютс . Заполнение входньк блоков производитс  путем последовательной перезаписи из регистра в регистр (сверху вниз). Процесс приема данных заканчиваетс  при заполнении блоков 2 и 3 числами входной трассы, а блока 4 - значени ми оператора, при этом первые значени  данных записьшаютс  в нижние регистры блоков 3 и 4.

Вьтолнение операции свертки производитс  путем одновременного вычислени  нескольких значений выходной трассы. Дп  простоты рассмотрени  работы примем количество регистров в каждом из блоков 2-4 . равным 4. Первое значение оператора из блока 4 умножаетс  поочередно на четыре последовательных значени  трассы блока 3 (информаци  в блокйх 2 и 3 при этом не сдвигаетс ) . Четыре значени  трассы, умножаемые в блоке 5 на первое значение оператора, накапливаютс  в блоке 8.. .

08561

Процесс накоплени  осуществл етс  следующим образом. На один вход сумматора 7 через регистр 6 поступают произведени  из блока 5, на дру- 5 гой его вход подаютс  сигналы с выхода блока 8. Сумма также записываетс  в блок 8, сдвига  информацию сверху вниз.

По окончании накоплени  первых

10 четьфех произведений осуществл етс  сдвиг информации в блоках 2-4, в результате чего в нижних регистрах блоков 3 и 4 записываютс  вторые значени  трассы и оператора соответ15 ственно. Снова осуществл ютс  четыре операции умножени -сложени  - умножаетс  второе значение оператора на четыре последовательных значени  трассы из блока 3. Полученные

20 произведени  прибавл ютс  к соответствующим значени м частичных сумм из блока 8 и сумма снова заноситс  в блок 8.

После выполнени  щестнадцати опе25 раций умножени -сложени  блоки 2 и 4 полностью освобождаютс , при этом необходимо записать в них по четыре следующих значени  трассы и оператора из блока 27, Затем выполн ютс 

2Q еще шестнадцать операций з ножени - сложени  и т.д.

Установленный между блоком 5 и сумматором 7 регистр 6 раздел ет операции умножени  и сложени , причем обе операции совершаютс  параллельно во времени. Процесс накоплени  четырех точек результата в блоке 8 продолжаетс  до тех пор, пока не будет выбрано из блока 27 данное число точек оператора, хранимое в регистре 14. В счетчик 22 добавл етс  единица одновременно с нарапщванием адресов в счетчиках 17 и 18. Схема 19 сравнени  определ ет момент равенства заданного числа операций в цикле (заданное число точек оператора ) и числа (выбранных значений оператора) и выдает сигнал конца цикла Вычислений.

50 После этого выдаетс  четыре

результата из блока 8 через узел 9, регистр 10, элементы ИЛИ 25 и регистр 26 в блок 27 пам ти, запись производитс  по адресам,

55 поступающим со счетчика 13 через регистры 20 и 30. При этом в счетчик 11 добавл етс  единица дл  смещени  начального положени  опе35

40

атора относительно трассы. Содеримое счетчиков 11 и 12 перезапиываетс  в счетчики 17 и 18 и цикл овтор етс  сначала.

После каждой выдачи результата ычитаетс  единица из счетчика 15, уда первоначально записано заданое число циклов. При полном обулении счетчика 15 отрабатываетс  заданное число циклов, закончена ильтраци  одной трассы и устройство прекращает работу до поступлени  новой команды.

Выгрузка результатов в ЭВМ проводитс  по выполнении всех операций над данными, загруженными в блок 27. На вход 36 поступают импульсы считывани  и на выход 37 устройства через регистр 28 выдаютс  результаты в ЭВМ из блока 27 по адресам, поступающим через регистры 20 и 30 со счетчика 17. На этом работа устройства заканчиваетс . Дальнейша  работа начинаетс  с загрузки блока 27 пгш ти. Аналогично при выполнении других операций устройство позвол ет вычисл ть несколько значений результата при однократном считывании данных из пам ти ЭВМ.

Claims (2)

1. Устройство дл  обработки сейсмической информации, содержащее регистр ввода, выход которого подключен к первым информагщонным входам первого и второго блоков регистров и к информационным входам первого, второго и третьего счетчиков адреса, счетчика циклов, регистра кода операции и регистра числа операций, выход которого подключен к первому входу схемы сравнени , счетные входы первого, второго И третьего счетчиков адреса , первого и второго счетчиков текущего адреса, счетчика циклов, счетчика числа операций и счетчика команд соединены с соответствующими выходами коммутатора, выход разр дов счетчика числа операций соединен с вторым входом схемы сравнени , выходы разр дов первого и второго счетчиков адреса соедешены соответственно с информационными входами первого и второго счетчиков текуш,е1 о адреса, выходы разр 0

0

.5

0

5

S

дон которых и выходы разр дов третьего счетчика адреса соединены соответственно с первым, вторым и третьим входами первого регистра ад5 реса, выход схемы сравнени  соединен с входом окончани  вычислений блока управлени , вход конца цикла которого соединен с выходами разр дов счетчика циклов, вход кода операции подключен к выходу регистра кода операции, выход первого блока регистров соединен со своим вторым информационным входом, с ин- форма1ц{онным входом третьего блока

5 регистров и с первым информационным входом сумматора, выход второго блока регистров соединен со своим вторым информационным входом и с первым входом блока умножени , второй вход которого соединен с выходом третьего блока регистров, выход блока умножени  соединен с информационным входом буферного регистра , выход которого соединен с вторым информационным входом сумматора , выход которого подключен к информационному входу четвертого блока регистров, выход которого соединен с третьим информационным входом сумматора и с информаи ионным входом узла пам ти, выход которого соединен с информационным входом регистра вывода, разрешающие входы второго и третьего блоков регистров , сумматора, четвертого блока регистров, узла пам ти и вход стро- бировани  коммутатора соединены соответственно с первым, вторым, третьим, четвертьгм, п тым и шестым выходами блока управлени , о т- личающеес  тем, что, с целью повышени  производительности, в него введены второй регистр адреса , блок пам ти, первый н второй регистры данных, элементы ИЛИ, од- новнбратор, группа элементов ИЛИ, первые входы которых соединены соответственно с выходами разр дов регистра вывода, вторые входы соединены с информационным входом устройства , выходы элементов ШШ группы соединены с информационным входом первого регистра данных, выход которого подключен к информа- ционноь у входу блока пам ти, выход которого соединен с информационным входом второго регистра данных, выход; которого соединен с информацион0

5

ным входом регистра ввода и с информационным выходог устройства, первые входы первого и второго элементов ИЛИ соединены с входом раэр шени  записи устройства, второй вход второго элемента ИЛИ и первый вход третьего элемента ИЛИ соединены с входом разрешени  считьша- ни  устройства, выход первого элемента ИЛИ соединен с разрешающим входом первого регистра данных и через одновибратор - с входом разрешени  записи блока пам ти, вторы входы первого и третьего элементов ИЛИ соединены соответственно с сед мым и восьмым выходами блока управлени , выход третьего элемента ИЛИ соединен с разрешающим входом второго регистра данных, выход второго элемента ИЛИ соединен с разрешающим входом второго регистра а реса и с разрешающим входом коммутатора , выходы разр дов первого регистра адреса соединены с информационным входом второго регистра адреса, выходы разр дов которого , подключены к адресному входу блока пам ти, разрешающие входы регистра числа операций и регистра кода операции соединены с соответствующими выходами коммутатора, разрешающие входы первого блока регистров , регистра ввода, буферного регистра и регистра вывода соединены соответственно с дев тым, дес тым, одиннадцатым и двенадцатым выходами блока управлени , выходы разр дов счетчика команд соединены с четвертым входом первого регистра адреса.

2. Устройство по п. 1, отличающеес  тем, что блок уп2085618

равлени  содержит генератор тактовых импульсов, два распределител  импульсов , дев ть элементов И, двенадцать элементов ШШ, два триггера 5 и дешифратор кода операций, вход которого  вл етс  входом кода операции блока, выходы дешифратора кода операции соединены с входами первого элемента ИЛИ и с первыми 10 входами с первого по восьмой элементов И, выходы которых подключены соответственно к входам элементов ИЛИ с второго по двенадцатый, выходы которых  вл ютс  с первого

15 по п тый -и с седьмого по двенадцатый выходами блока, выход первого элемента ИЛИ соединен с входом первого триггера, вход второго триггера  вл етс  входом сигнала 20 конца цикла блока, входы дев того элемента И соединены соответственно с выходами первого триггера, генератора тактовых импульсов и второго триггера, выход дев того эле- 25 мента И подключен к входам первого и второго распределителей импульсов, выходы первого из которых подключены соответственно к вторым входам первого, второго, п того, шестого, 30 седьмого и восьмого элементов И, к третьему входу седьмого элемента И и к шестому выходу блока, выходы второго распределител  импульсов подключены соответственно к второму 35 и третьему входам третьего и четвертого элементов И, к третьим и четвертым входам первого, п того и шестого элементов Ник третьему входу восьмого элемента И, четвер- 40 тый вход которого  вл етс  входом сигнала окончани  вычислений бло - ка.

д6

ВНИИПИ Заказ 289/58 Тираж. 673 Подписное Филиал .ШШ Патент, г.Ужгород, ул.Проектна , 4