SU1201837A1

SU1201837A1 - Device for calculating modulus of multidimensional vector

Info

Publication number: SU1201837A1
Application number: SU843775273A
Authority: SU
Inventors: Игорь Михайлович Федоров
Original assignee: Предприятие П/Я А-1811
Priority date: 1984-07-23
Filing date: 1984-07-23
Publication date: 1985-12-30

Abstract

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ МОДУЛЯ МНОГОМЕРНОГО ВЕКТОРА , содержащее первый п-разр дный счетчик, где п - размерность вектора, второй 2п-разр дный счетчик, группу элементов И, три триггера, элемент задержки, п ть элементов И и элемент ИЛИ, причем вход сброса устройства соединен с одноименными входами первого и второго счетчиков, выходы разр дов первого счетчика - с первыми входами элементов И группы, вторые входы которых соединены с выходом элемента задержки и входом установки первого триггера, отличающеес тем, что, с целью расширени области применени устройства путем обработки произвольного числа аргументов, в него дополнительно введены генератор тактовых импульсов и схема срав нени , причем перва группа входов схемы сравнени соединена с выходами разр дов первого счетчика и вл етс выходом модул вектора устройства, втора группа входов .схемы сравнени - с выходами п младших разр дов второго счетчика, инверсные выходы п старших разр дов которого соединены с п-входами первого элемента И, (п + 1)-вход которого соединен с выходом схемы управлени , (п-ь2)-вход первого элемента И соединен с выходом второго триггера, вход сброса которого соединён с выходом элемента ИЛИ, с входом элемента задержки, с первым входом второго элемента И, выход которого соединен со счетным входом первого счетчика, а второй вход второго элемента И - с выходом первого триггера, вход сброса которого соединен с одноименным входом устройства, вход режима которого соединен с первым входом третьего элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, третий вход третьего элемента i И - с инверсным выходом третьего триггера , вход установки которого соединен с вы (Л ходом первого элемента И, а вход сброса - с одноименным входом устройства, вход ввода информации которого соединен с первым входом четвертого элемента И, второй вход которого вл етс входом аргументов устройства, выход четвертого элемента И соединен с первым входом элемента ИЛИ, 1чЭ второй вход которого соединен с выходом третьего элемента И, выход элемента ИЛИ - с первым входом п того элемента И, второй инверсный вход которого соединен с входом 00 режима устройства и входом управлени со | суммированием и вычитанием второго счетчика , выход п того элемента И соединен со счетным входом второго счетчика, информационные входы которого соединены с выходами элементов И группы.A DEVICE FOR CALCULATING A MODULE OF A MULTI-DIMENSIONAL VECTOR containing the first n-bit counter, where n is the dimension of the vector, the second 2n-bit counter, the group of elements And, three triggers, the delay element, five elements And, and the element OR, and the device reset input connected to the same inputs of the first and second counters, the outputs of the bits of the first counter to the first inputs of the AND elements of the group, the second inputs of which are connected to the output of the delay element and the installation input of the first trigger, characterized in that In the application of the device by processing an arbitrary number of arguments, a clock pulse generator and a comparison circuit are added to it, with the first group of inputs of the comparison circuit being connected to the outputs of the bits of the first counter and the output of the device vector module, the second group of inputs the outputs n the lower bits of the second counter, the inverse outputs n of the higher bits of which are connected to the p inputs of the first element I, (n + 1) whose input is connected to the output of the control circuit, (n-2) the input n The first element And is connected to the output of the second trigger, the reset input of which is connected to the output of the element OR, to the input of the delay element, to the first input of the second element And whose output is connected to the counting input of the first counter, and the second input of the second element And to the output of the first trigger whose reset input is connected to the same input of the device, the mode input of which is connected to the first input of the third element I, the second input of which is connected to the output of the clock pulse generator, the third input of the third element i And to the investment The pc output of the third flip-flop, the installation input of which is connected to you (L by the stroke of the first element I, and the reset input - with the same input of the device, the input of information input of which is connected to the first input of the fourth element And, the second input of which is the input of the device arguments, the output of the fourth element AND is connected to the first input of the OR element, 1 hE, the second input of which is connected to the output of the third element AND, the output of the element OR to the first input of the fifth element AND, the second inverse input of which is connected to the input 00 of the device mode and control input from | by summing and subtracting the second counter, the output of the pth element I is connected to the counting input of the second counter, the information inputs of which are connected to the outputs of the elements AND of the group.

Description

Изобретение относитс к вычислительной технике и может быть использовано в специализированных вычислительных системах оперирующих с число-импульсными цифровыми кодами. Цель изобретени - расширение области применени устройства путем обработки произвольного числа аргументов. На чертеже представлена структурна схема предлагаемого устройства. Устройство содержит вход 1 сброса устройства , первый триггер 2 И, второй элемент 3, первый п-разр дный счетчик 4, выход 5 модул вектора устройства, схему 6 сравнени , элемент 7 задержки, группу элементов И 8, состо щую ИЗэлементов 8-1, 8-2, ..., 8-п, 2 п-разр дный второй счетчик 9 импульсов, второй элемент И 10, второй триггер 11, вход 12 аргументов, вход 13 ввода информации, вход 14 режима устройства, четвертый элемент И 15, третий элемент И 16, элемент ИЛИ 17, генератор 18 тактовых импульсов, первый элемент И 19, третий триггер 20, счетный вход 21 второго счетчика 9. Устройство работает следующим обраПеред началом вычислительного цикла первый счетчик 4, второй счетчик 9, первый 2 и третий 20 триггеры устанавливаютс в нуль. Управл ющий потенциал на входе признака управлени режимом имеет уровень «О, счетчик 9 переводитс в режим суммировани , третий элемент И 16 отключает генератор 18, а п тый элемент И 10 подключает счетный вход 21 счетчика 9 через элемент ИЛИ 17 .к выходу четвертого элемента И 15. На вход признака ввода информации подаетс управл ющий уровень «О, элемент И 15 открываетс и устройство оказываетс подготовленным к приему число-импульсного кода первого преобразуемого числа. Первый импульс унитарного кода Хх проходит через элементы И 15 и ИЛИ 17, через элемент И 10 записываетс в счетчик 9 код единицы, через элемент 7 задержки устанавливает триггер 2. Счетчик 4 при этом остаетс в исходном состо нии. Второй импульс кода Xi увеличивает содержимое счетчика 9 до двух и через открытый элемент И 3 поступает на счетный вход счетчика 4. Этот же импульс проходит через элемент задержки 7, открытый элемент 8-1, группы элементов И 8 на информационный вход счетчика 9, увеличива результирующее содержание 9 до 4 и так далее. В устройстве используетс известный алгоритм вычислени квадрата числа х., представленного число-импульсным кодом xt xi + 2,; После поступлени на устройство пачки из Xj импульсов в 4 и 8 записываютс коды соответственно х - 1 и х|. Перед квадрированием второй координаты Xg вектора счетчик 4 и триггер 2 устанавливаютс в нулевое состо ние. Аналогично описанному выще происходит возведение в квадрат числа х, причем получаемый при этом результат х суммируетс в счетчике 9 с вычисленным ранее кодом числа X/ и так далее, так что после обработки кодов всех и координат п-мерного вектора в 9 хранитс число N х|. Следующий этап работы устройства - определение искомого значени модул пмерного вектора путем извлечени корн квадратного из полученной ранее величины N. Дл этого на вход 13 подаетс потенциал «О, что вызывает блокировку входа 12. Производитс установка счетчика 4 и первого триггера 2 в нулевое состо ние. На вход 14 подаетс сигнал «1, второй элемент И 10 отключает счетный вход 21 счетчика 9 от выхода элемента ИЛИ 17, счетчик 9 переводитс в режим вычитани , а И 16 открываетс . По первому импульсу генератора 18 второй триггер 11 устанавливаетс в нуль, затем через элемент 7 в триггер 2 записываетс единица. Одновременно деблокируетс элемент И 3, который подключает счетный вход счетчика 4 к выходу э/.,гмента ИЛИ 17, а триггер 11 возвращаетс в исходное состо ние . Длительность импульса на выходе этого триггера равна минимальному времени задержки элемента 7. По второму импульсу генератора 18 триггер 11 формирует аналогичный импульс, а в счетчик 4 записываетс код единицы. Этот же импульс через элемент 7 задержки и через элемент И 8-1 вычитает из содержимого счетчика 9 две двоичных единицы. По третьему импульсу генератора 4 счетчика код увеличиваетс до двух, а из содержимого счетчика 9 вычитаютс уже 4 двоичных единицы, и так далее . Дл вычислени корн VN используетс следующа формула: , -,VHT V N -21: i в соответствии с (2) из входной величины N нужно последовательно вычитать числг 2, 4, 6... до тех пор, пока количество вычитаний , увеличенное на единицу, не сравн етс или не превысит разность, полученную в результате очередного вычитани . При этом количество указанных вычитаний, увеличенное на единицу, равно искомому корню квадратному VN из исходного числа N. В данном случае количество вычитаний фиксируетс в счетчике 4, а текущий результат вычитаний - в счетчике 9. Перед началом каждого очередного вычитани , которое происходит по соответствующему импульсу генератора 18, срабатывает первый счетчик 4, в нем по вл етс код с числа проведенных вычитаний, увеличенный на единицу . В это же врем на выходе триггера 11 формируетс короткий положительный импульс , поступающий на один из входов элемента И 19. На другие входы этого элемента подаютс выходной сигнал схемы 6 сравнени и код старших разр дов второго счетНИНи .КиДС1 а IJ LU ИЛUdO U/IA - DlV pWlWS -1 J чика 9. Если содержимое счетчика 4 больще или равно содержимому счетчика 9, то на выходе схемы б сравнени и выходах. старших разр дов счетчика 9 по вл етс потенциал «1. Элемент И 19 срабатывает и устанавливает триггер 20, который блокирует элемент И 16. На выходах 5 устройства по вл етс параллельный двоичный код числа VN (I x) равного искомому значению модул много Ul .,.j- .-- камерного вектора с декартовыми координатами xj. Вычислительный цикл устройства на этом заканчиваетс .The invention relates to computing and can be used in specialized computer systems operating with number-pulse digital codes. The purpose of the invention is to expand the field of application of the device by processing an arbitrary number of arguments. The drawing shows a block diagram of the proposed device. The device contains a device reset input 1, the first trigger 2 And, the second element 3, the first p-bit counter 4, the output 5 of the device vector module, the comparison circuit 6, the delay element 7, the group of elements 8, consisting of IZ elements 8-1, 8-2, ..., 8-p, 2 p-bit second counter 9 pulses, second element 10, second trigger 11, input 12 arguments, input 13 input information, device mode input 14, fourth element 15, the third element And 16, the element OR 17, the generator 18 clock pulses, the first element And 19, the third trigger 20, the counting input 21 of the second counter 9. At troystvo operates as follows obraPered start computing cycle 4 the first counter, the second counter 9, the first 2 and the third 20 flip-flops are set to zero. The control potential at the input of the mode control flag is "O, the counter 9 is transferred to the summing mode, the third element AND 16 turns off the generator 18, and the fifth element AND 10 connects the counting input 21 of the counter 9 through the element OR 17. To the output of the fourth element AND 15. At the input of the information input feature, a control level "O, element 15" is opened, and the device is prepared to receive the number-pulse code of the first number being converted. The first impulse of the unitary code Xx passes through the elements AND 15 and OR 17, the unit code is written to the counter 9 in Unit 9, and the trigger 2 sets the trigger element 7. At the same time, the counter 4 remains in the initial state. The second pulse of code Xi increases the contents of counter 9 to two and through the open element I 3 enters the counting input of counter 4. The same pulse passes through delay element 7, open element 8-1, groups of elements I 8 to the information input of counter 9, increasing the resultant content 9 to 4 and so on. The device uses a well-known algorithm for calculating the square of the number x. Represented by the number-pulse code xt xi + 2; After the bursts of Xj pulses arrive at 4 and 8, the codes x - 1 and x |, respectively, are written. Before quadraticing the second coordinate Xg of the vector, the counter 4 and the trigger 2 are set to the zero state. Similarly to the above, the number x is squared, and the result x obtained in this case is summed in counter 9 with the previously calculated code number X / and so on, so that after processing all the codes and coordinates of the n-dimensional vector in 9, the number N x | . The next stage of the device operation is the determination of the desired value of the modular vector vector by extracting the square root from the previously obtained value N. To do this, the potential O is applied to the input 13, which causes the input 12 to be blocked. A signal "1" is applied to input 14, the second element AND 10 switches off the counting input 21 of counter 9 from the output of element OR 17, the counter 9 is switched to subtraction mode, and And 16 opens. On the first pulse of the generator 18, the second trigger 11 is set to zero, then one is written to the trigger 2 via element 7. At the same time, the AND 3 element is unblocked, which connects the counting input of the counter 4 to the output of an e /., Gment OR 17, and the trigger 11 returns to the initial state. The pulse duration at the output of this trigger is equal to the minimum delay time of the element 7. According to the second pulse of the generator 18, the trigger 11 generates a similar pulse, and the unit code is recorded in the counter 4. The same pulse through the delay element 7 and through the element And 8-1 subtracts two binary units from the contents of the counter 9. By the third pulse of the generator 4 of the counter, the code is increased to two, and already 4 binary units are subtracted from the contents of the counter 9, and so on. To calculate the root VN, the following formula is used:, -, VHT VN -21: i in accordance with (2) from the input value N you must successively subtract the numbers 2, 4, 6 ... until the number of subtractions increased by one , does not compare or does not exceed the difference obtained as a result of the next subtraction. The number of these subtractions, increased by one, is equal to the desired square root VN from the original number N. In this case, the number of subtractions is recorded in counter 4, and the current result of subtractions is recorded in counter 9. Before the start of each successive subtraction Oscillator 18, the first counter 4 is triggered, a code appears from the number of subtractions performed, incremented by one. At the same time, at the output of the trigger 11, a short positive pulse is generated, which arrives at one of the inputs of the And 19 element. The other inputs of this element are fed to the output signal of the comparison circuit 6 and the code of the high-order bits of the second count. DlV pWlWS -1 J of the pin 9. If the contents of counter 4 are greater than or equal to the contents of counter 9, then the output of the comparison circuit is b and the outputs. The higher bits of counter 9 appear as potential "1. Element And 19 triggers and sets the trigger 20, which blocks Element 16. At the output 5 of the device, a parallel binary code of the number VN (I x) equal to the desired module value appears. Ul., J- .-- chamber vector with Cartesian coordinates xj. The computational cycle of the device ends there.

Claims

A DEVICE FOR CALCULATING A MULTI-DIMENSIONAL VECTOR MODULE, containing the first n-bit counter, where η is the vector dimension, the second 2-bit counter, a group of AND elements, three triggers, a delay element, five AND elements, and an OR element, and the device reset input is connected to the same device the inputs of the first and second counters, the outputs of the bits of the first counter - with the first inputs of the elements AND groups, the second inputs of which are connected to the output of the delay element and the installation input of the first trigger, characterized in that, in order to expand the region and application of the device by processing an arbitrary number of arguments, a clock generator and a comparison circuit are additionally introduced into it, the first group of inputs of the comparison circuit connected to the outputs of the bits of the first counter and the output of the device vector module, the second group of inputs of the comparison circuit with the outputs of the n least significant bits the second counter, the inverse outputs of the n senior bits of which are connected to the η-inputs of the first element And, (n + 1) -the input of which is connected to the output of the control circuit, (n + 2) -input of the first element that AND is connected to the output of the second trigger, the reset input of which is connected to the output of the OR element, with the input of the delay element, with the first input of the second AND element, the output of which is connected to the counting input of the first counter, and the second input of the second AND element with the output of the first trigger, the reset input of which is connected to the device input of the same name, the mode input of which is connected to the first input of the third AND element, the second input of which is connected to the output of the clock pulse generator, the third input of the third And element - with the inverse output third § its trigger, the installation input of which is connected to the output of the first AND element, and the reset input - with the device input of the same name, the input of information of which is connected to the first input of the fourth AND element, the second input of which is the input of the device arguments, the output of the fourth AND element is connected with the first input of the OR element, the second input of which is connected to the output of the third AND element, the output of the OR element is with the first input of the fifth AND element, the second inverse input of which is connected to the device mode input and the sum control input ation and subtracting the second counter, the output of the fifth AND gate is connected to the counting input of the second counter, whose data inputs are connected to outputs of the AND group.

SU _and „1201837>