(54) УСТРОЙСТВО ДД.Я ВЫЧИСЛЕНИЯ ФУНКЦИИ(54) DEVICE DD. I CALCULATE FUNCTION
y--VA VBiy - VA VBi
Изобретение относитс к Bbt4HcnHf SR fc ной технике и может быть нспсйГьзовано в специализированных устройствах обработки информации. Известно устройство дл вычислени функции У , в котором вычисление функщш производитс за шжлов с вычислением за каждый цикл одной значащей результата путем выполнени в каждом цикле трех операций с разр дны ми цифрами очередных разр дов О и сшерандов А и В и содержащее блок суммировани , регистр левого сдвига на два разр да, три регистра левого сдвига на один разр д, три коммутатора, элементы ИЛИ, И и счетчик l j. Недостатком такого устройства вл ет с низкое быстродействие, так как дл . получени К разр дов результата необходимо выполнить И циклов вычислений, Известно также устройство дл вычислешис квадратного корн из суммы квадратов двух чисел, в котором вычисление функции осуществл етс путем реализации приближенной зависимости 1,5 -з; +|В| +0,5 //А/ + /В/. Г: Недостатком устройства 5авл етс его низкое быстродействие. Наиболее близким к изобретению по технической сущности вл етс устройство , содержащее распределитель импульсов, коммутатор, состо щий из группы элементов И и ИЛИ, накапливающий сумматор, элемент И и регистры операндов сдвига 23Недостатком известного устройства вл етс низкое быстродействие, так как вычисление осуществл етс за дев ть тактов путем последовательного вычислени разности (А) - (В) сдвига разности на один разр д вправо с последующей перезаписью значени 0,5 //А/-/В// в накапливающий сумматор и суммированием его с кодами операндов А и В, а также низка точность вычислений, обусловленна реализацией приближенного алгоритма, .максимальна погрещность вычислений составл ет 5,72%. 396 Щелью изобретени вл етс повышение быстродействи в устройстве за счет сокращени числа тактов вычислений и повышение точности вычислений. Поставленна цель достигаетс тем, что в устройство дл вычислени функции , , содержащее первый и второй , регистры, первый коммутатор и первый сумматор, причем выходы первого и второго регистров соединены соответственно с.первым и вторым информационными входами первого коммутатора, выход которого соединен с первым шформационным. входом первого сумматора, выход которого соединен с выходом устройства, первы и второй входы которого соединены информашюнными входами соответственно первого и второго регистров, введены второй коммутатор, схема сравнени и второй i сумматор, причем выход первого регистра соединен с первым информационным входом второго коммутатора и с первым информапионным входом схемы сравнени , -выход второго регистра соединен с вторы и информационными входами второго ком- мутатора и схемы сравнени , выход схемы сравнени соединен с управл ющими входа ми лервого и второго коммутаторов, перзвый , второй, третий и четвертый информационные входы второго сумматора соединены с выходом второго коммутатора, вто рой информационный вход первого сумматора соединен с выходом второго сумматора . Устройство реализует приближённый алгоритм в соответствии с выражением . 1.04УА -1-В (А+0,4143В) при 1,04-/А В (В + 0,4143 А) при В А. Ка чертеже представлена функциональна схема устройства. Устройство содержит регистры 1 и 2, первый и второй коммутаторы 3 и 4, схе му 5 сравнени , первый и второй сумматоры 6 и 7, Выход регистра 1 соединен с первым входом коммутаторов 3 и 4 и схемы 5 сравнени . Выход регистра 2 соединен с вторым входом коммутаторов 3 и 4 и схемы 5 сравнени . Выход схемы 5 сравнени соединен с третьим входом коммутатора 3, соединен с первым входом сумматора 6, второй вход которого соединен с выходом сумматора 7, входы которого соедггаены с выходом коммутатора 4. Устройство работает следующим образом . В регистры 1 и 2 засылаютс коды операндов А и В. С выходов регистров 1 и 2 коды операндов А. и В подаютс на 4 соответствующие коды коммутаторов 3 и 4 и схемы 5 сравнени . В зависимости от знака равноети А -В осуществл етс подключение на входы сумматора 7 или операнда А, или операнда В. При на входы сумматора 7 подаетс код опе ранда В,- а на выходе сумматора 7 формируетс значение кода 0,4143В. Значение кода 0,4143В получаетс путем одновременного суммировани значений . ti.2 Ви2 Вс последующим формированием окончательного результата 0,4143 В В ( + + 2). Сдвиг операнда В вправо на требуемое число разр дов (два, три, п ть и семь) осуществл етс соответствующим подключением выхода коммутатора 4 на входы сумматора 7. Значение 0,4143В подаетс на второй вход выходного сумматора 6. На первый вход сумматора 6 в этом случае подаетс значение операнда А. Таким образом, на выходе сумматора 6 получаем Значение (А + 0,4143В). Получаемое на сумматоре 6 число равн етс знвчанию искомой функции, помноженному на коэффициент 1,О4.. Коэффициент можно рассматривать как Масштабный и учитывать iB дальнейших вычислени х. Эффект1шность изобретени заключает- с в повьпиении быстродействи за счет вычислени функШ1и за один такт на проходе . Это позвол ет применить устройство в быстродействующих и вычислительных устройствах. Так, например, при использовании в известном устройстве тактирующих импульсов Ю мГц врем вычислени функции К составит 0,9 мкс. В предложенном устройстве врем вычислений вы функции составл ет tTgyq СУ,сре1ВМ. сумм1 коАлм-- судлма. . . - врем вычислени функции; Т ., .пч врем выполнени операции с А t ср ВИ i сравнени ; суллм-: Р®м выполнени операции; CVHANM суммировани в первом и втором сумматорах; .омД задержки сигнала в коммутаторе. При применении в сумматорах стандартных микросхем четырехразр дных полных сумматоров 155 ИМЗ дл восьмиразр дных операндов врем вычислени Сауц .0,3 МКС. Таким образом, быстродействие предложенного устройства повьппаетс в 3 раза . Повышена точность вычислений за счет осуществлени предварительного сравнени кодов операндов А и В в схеме сравнени с последующим весовым суммированием операндов на выходном сумматоре в зависимости от знака разности операндов А и В. Максимальна погрешность вычислений уменьшитьс с 5,72% до 4%.The invention relates to the Bbt4HcnHf SR fc technique and can be described in specialized information processing devices. A device for calculating the function Y is known, in which the calculation of the functions is performed for the shzhlov with the calculation for each cycle of one significant result by performing in each cycle three operations with bits of digits of the next bits O and shrerandov A and B and containing a summation block, the left register a shift by two bits, three left shift registers by one bit, three switches, the elements OR, AND, and the counter l j. The disadvantage of such a device is its low speed, since for. obtaining K bits of the result must be performed AND computation cycles. It is also known a device for calculating the square root of the sum of squares of two numbers, in which the function is calculated by implementing an approximate dependence of 1.5 to 3; + | B | +0.5 // A / + / B /. G: The disadvantage of the device is its low speed. The closest to the invention to the technical essence is a device containing a pulse distributor, a switch consisting of a group of elements AND and OR, accumulating an adder, an element AND and registers of the shift operands 23 The disadvantage of the known device is low speed clock cycles by successively calculating the difference (A) - (B) shifting the difference by one bit to the right, followed by overwriting the value of 0.5 // A / - / B // into the accumulating adder and summing it with the codes rand A and B, as well as low accuracy of computation caused implementation approximate algorithm .The max pogreschnost calculations is 5.72%. 396 The inventive slit is an increase in the speed of the device by reducing the number of computation cycles and increasing the accuracy of the calculations. The goal is achieved by the fact that the device for calculating the function, containing the first and second registers, the first switch and the first adder, the outputs of the first and second registers are connected respectively to the first and second information inputs of the first switch, the output of which is connected to the first . the input of the first adder, the output of which is connected to the output of the device, the first and second inputs of which are connected by the information inputs of the first and second registers, respectively, a second switch, a comparison circuit and a second i adder, the output of the first register connected to the first information input of the second switch and the first the information input of the comparison circuit, the output of the second register is connected to the second and the information inputs of the second switch and the comparison circuit; the output of the comparison circuit is connected to the control stroke E lervogo and second switches perzvy, second, third and fourth information inputs of the second adder connected to the output of the second switch, Auto swarm data input of the first adder connected to the output of the second adder. The device implements an approximate algorithm in accordance with the expression. 1.04 UA -1-В (А + 0.4143В) at 1.04- / А В (В + 0.4143 А) at В A. The drawing shows the functional diagram of the device. The device contains registers 1 and 2, the first and second switches 3 and 4, the comparison circuit 5, the first and second adders 6 and 7, the output of the register 1 is connected to the first input of the switches 3 and 4 and the comparison circuit 5. The output of register 2 is connected to the second input of switches 3 and 4 and the comparison circuit 5. The output of the comparison circuit 5 is connected to the third input of the switch 3, connected to the first input of the adder 6, the second input of which is connected to the output of the adder 7, the inputs of which are connected to the output of the switch 4. The device operates as follows. Codes of operands A and B are sent to registers 1 and 2. From the outputs of registers 1 and 2, codes of operands A. and B are fed to 4 corresponding codes of switches 3 and 4 and comparison circuit 5. Depending on the sign of the equipotent A-B, a connection is made to the inputs of adder 7 or operand A, or operand B. When the inputs of adder 7, the code of operand B is sent, and the value of code 0.4143B is formed at the output of adder 7. A code value of 0.4143B is obtained by simultaneously summing the values. ti.2 Bi2 Sun followed by the formation of the final result 0.4143 V B (+ + 2). The shift of the operand B to the right by the required number of bits (two, three, five and seven) is carried out by appropriately connecting the output of the switch 4 to the inputs of the adder 7. The value 0.4143B is fed to the second input of the output adder 6. To the first input of the adder 6 in this case, the value of the operand A is given. Thus, at the output of the adder 6, we get the Value (A + 0.4143B). The number obtained on adder 6 is equal to the value of the desired function multiplied by a factor of 1, O4. The coefficient can be considered as Scaled and the iB can be used for further calculations. The effect of the invention is to increase the speed by calculating the function per cycle per pass. This allows the device to be used in high-speed and computing devices. So, for example, when using the clocked pulses UmHz in a known device, the computation time of the function K will be 0.9 µs. In the proposed device, the computation time of the function is tTgyq SU, c1PM. summ1 koalm-- sdlma. . . - time to calculate the function; T., .php time of the operation with A t cfw VI i comparison; sullm-: P®m performing the operation; CVHANM summation in the first and second adders; .omD signal delay in the switch. When using standard four-bit full-adders of the PMI 155 for eight-bit operands, the calculation time is Sauc .0.3 МКС in the adders of standard microcircuits. Thus, the speed of the proposed device is 3 times higher. The accuracy of computations is improved due to the preliminary comparison of the codes of operands A and B in the comparison circuit with the subsequent weight summation of the operands on the output adder depending on the sign of the difference between the operands A and B. The maximum calculation error is reduced from 5.72% to 4%.