SU1635175A1 - Device for computing algebraic equations - Google Patents

Device for computing algebraic equations Download PDF

Info

Publication number
SU1635175A1
SU1635175A1 SU894675636A SU4675636A SU1635175A1 SU 1635175 A1 SU1635175 A1 SU 1635175A1 SU 894675636 A SU894675636 A SU 894675636A SU 4675636 A SU4675636 A SU 4675636A SU 1635175 A1 SU1635175 A1 SU 1635175A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
subtractor
inputs
control
Prior art date
Application number
SU894675636A
Other languages
Russian (ru)
Inventor
Яхья Мухамед Наджар
Игорь Евгеньевич Мозговой
Андрей Григорьевич Накалюжный
Владимир Петрович Тарасенко
Original Assignee
Киевский Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Киевский Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции filed Critical Киевский Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority to SU894675636A priority Critical patent/SU1635175A1/en
Application granted granted Critical
Publication of SU1635175A1 publication Critical patent/SU1635175A1/en

Links

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  выполнени  множит ел ыш-де лительных операции над сигналами, представленными в цифровой форме. Цель изобретени  - расширение функциональных возможностей путем выполнени  операции вида А-В/С. Устройство содержит три коммутатора 1,2 и 5, сумматор 3, два вычитател  4 и 8, два блока 6,7 пам ти и блок 9 управлени , 4 ил. в с Q вThe invention relates to computing and can be used to perform multiple real-time operations on signals represented in digital form. The purpose of the invention is to expand the functionality by performing an operation of type A-B / C. The device contains three switches 1, 2 and 5, an adder 3, two subtractors 4 and 8, two memory blocks 6.7 and a control block 9, 4 slugs. in with Q in

Description

ОЭOE

соwith

OiOi

1 011 01

Фиг1Fig1

Изобретение относитс  к вычисли- тельной технике и может быть использовано дл  выполнени  множительно-де- лительных операций над сигналами, представленными в цифровой форме.The invention relates to a computing technique and can be used to perform multiply-divisive operations on signals represented in digital form.

Цель изобретени  - расширение функциональных возможностей за счет выполнени  операции вида А-В/С.The purpose of the invention is to expand the functionality by performing an operation of the type A-B / C.

На фиг. 1 изображена функциональ- на  схема устройства; на фиг. 2 - пример реализации блока управлени ;на фиг. 3 - временные диаграммы, по сн ющие работу блока управлени ; на фиг. 4 - пример реализации выходного вычитател .FIG. 1 shows a functional scheme of the device; in fig. 2 shows an example of implementation of the control unit; FIG. 3 - timing diagrams explaining the operation of the control unit; in fig. 4 - an example of the implementation of the output subtractor.

Устройство (фиг. 1) содержит коммутаторы 1 и 2, сумматор 3, вычита- тель 4, коммутатор 5, первый 6 и второй 7 блоки пам ти, выходной вычита- тель 8, блок 9 управлени , выход 10 результата устройства, входы разрешени  выдачи результата 11 и записи 12 вычитател  8, выходы 13 - 15 олока 9 управлени , вход 16 блока 9 управлени .The device (Fig. 1) contains the switches 1 and 2, the adder 3, the subtractor 4, the switch 5, the first 6 and the second 7 memory blocks, the output subtractor 8, the control block 9, the output 10 of the device, the output resolution inputs Result 11 and record 12 of subtractor 8, outputs 13–15 of control 9, input 16 of control block 9.

Блок 9 управлени  (фиг. 2) содержит триггеры 17-19, элемент И 20 и генератор 21 тактовых импульсов.The control block 9 (Fig. 2) contains the triggers 17-19, the element And 20 and the generator 21 clock pulses.

Выходной вычитателъ 8 (фиг. 4) со- держит буферные регистры 22 и 23, группу элементов НЕ 24, сумматор 25, элемент НЕ 26 и демультиплексор 27.The output subtractor 8 (Fig. 4) contains buffer registers 22 and 23, a group of elements HE 24, an adder 25, a element HE 26 and a demultiplexer 27.

На фиг. За показан сигнал пуска, поступающий на вход 16 блока управле- ни , на фиг. 36 показана последовательность тактирующих импульсов на выходе генератора тактовых импульсов 22, на фиг. Зс, д, е показаны управл ющие импульсы на пр мых выходах триггеров 17-19 соответственно.FIG. The start signal shown at the input 16 of the control unit is shown in FIG. 36 shows a sequence of clock pulses at the output of the clock pulse generator 22, FIG. 3c, g, e are shown control pulses at the direct outputs of the triggers 17-19, respectively.

Устройство работает в двух тактах.The device works in two cycles.

В первом такте при поступлении импульса пуск на вход 16 блока управле- ни  на его выходах 13-15 устанавливаетс  состо ние лог. О (см., фиг.З) По сигналу лог. О с выхода 15 блока управлени  коды операндов А и В через коммутаторы 1 и 2 будут подключены к входам сумматора 3 и вычитател  4, на выходах которых получатс  коды результатов (А+В) и (А-В) соответственно . По сигналу лог. О с выхода 1,3 блока управлени , поступающего на управл ющий вход коммутатора 5, код величины (А+В) с выхода сумматора 3 поступит на вход блока 6 пам ти, и на его выходе при этом по витс  кодIn the first cycle, when a pulse arrives, the start to the input 16 of the control unit at its outputs 13-15 is set to the state log. O (see, fig.Z) The signal log. From output 15 of the control unit, the codes of operands A and B through switches 1 and 2 will be connected to inputs of adder 3 and subtractor 4, the outputs of which will receive result codes (A + B) and (A-B), respectively. On a signal log. About output 1.3 of the control unit, arriving at the control input of switch 5, the value code (A + B) from the output of adder 3 is fed to the input of memory block 6, and at its output the code

величины (А+В)7/4, который запомнитс  в выходном вычитателе 8 с приходом сигнала лог. 1 на управл ющий вход 12 с выхода t3 блока управлени . Но этому сигналу, поступившему на управл ющий вход коммутатора 5, код величины (А-В) с выхода вычитател  4 поступит на вход блока 6 пам ти, при этом на его выходе по витс  код величины (А-В) /4, который установитс  на входе выходного вычитател  8. Во втором такте с приходом сигнала лог. 1 с выхода 15 блока управлени  на управл ющий вход 11 вычитател  8 на его втором выходе по витс  резуль ,2.values (A + B) 7/4, which is stored in the output subtractor 8 with the arrival of the signal log. 1 to control input 12 from control unit output t3. But this signal received at the control input of switch 5, the value code (A-B) from the output of subtractor 4 is fed to the input of memory block 6, while at its output the value code (A-B) / 4 is set to at the input of the output subtractor 8. In the second cycle with the arrival of the signal log. 1 from the output 15 of the control unit to the control input 11 of the subtractor 8 at its second output as a result, 2.

тат вычитани  X/tat subtraction x /

lAiB)t.(A:B)t lAiB) t. (A: B) t

4four

А В,A B,

20 25 20 25

зо zo

,, о ,, about

45 45

00

5five

который поступит на второй вход коммутатора 1, при этом на втором входе коммутатора 2 будет установлен код величины X 1/С с выхода блока 7 пам ти , на входе которого установлен код операнда С. По сигналу лог. 1 на выходе 1Ь блока управлени  коды величин X | и Х2 через коммутаторы 1 и 2 подключатс  к входам сумматора 3 к вычитател  4. Далее работа устройстг. повторитс . При поступлении сигнала лог. О с выхода блока управлени  на управл ющий вход 11 вычитател  8, на его выходе 10 по витс  результат Ј Х, В/С. Кроме того, на выходе 14 блока управлени  по витс  лог.1, сигнализирующа  о готовности результата вычислений.which is sent to the second input of switch 1, while the second input of switch 2 is set to the value code X 1 / С from the output of memory block 7, at the input of which the code of operand C is set. 1 at the output 1b of the control unit codes of values X | and X2 through switches 1 and 2 are connected to the inputs of the adder 3 to the subtractor 4. Next, the operation of the devices. repeat When a signal is received, the log. About from the output of the control unit to the control input 11 of the subtractor 8, at its output 10 there is a result Ј X, B / C. In addition, at output 14 of the control unit, according to Wits log.1, it signals the readiness of the result of the calculations.

Блок 9 управлени  работает следующим образом.The control unit 9 operates as follows.

С приходом положительного импульса Пуск с входа 16 блока управлени  |на входы Сброс триггеров 17-19 на их пр мых выходах, а следовательно, и на выходах 13-15 блока управлени  установитс  состо ние лог. О. Лог. 1 с инверсного выхода триггера 19 разрешит прохождение тактирующих импульсов с выхода генератора , 1 через элемент И 20 на тактовые входы триггеров 17-19. По тактирующим импульсам последовательно измен етс  состо ние управл ющих выходов 13-15 блока управлени .With the arrival of a positive pulse, Start from input 16 of the control unit | to the inputs Reset of the trigger 17-19 on their direct outputs, and consequently, on the outputs 13-15 of the control unit, the state of the log will be set. O. Log. 1 with the inverse output of the trigger 19 will allow the passage of the clock pulses from the output of the generator, 1 through the element 20 on the clock inputs of the triggers 17-19. The clock pulses successively change the state of the control outputs 13-15 of the control unit.

Выходной вычитатель 8 работает дующим образом.Output subtractor 8 works blowing.

Каждый такт вычислени  делитс  на два подтакта. В первом подтакте пр мой код входной величины,поступивший на вход вычитател  по положительномуEach calculation cycle is divided into two hits. In the first sub-push, the direct code of the input quantity, which arrived at the input of the subtractor, is positive

3.163.16

фронту импульса с управл ющего входа 12, записываетс  в буферном регистре 22 и устанавливаетс  на первом входе сумматора 25., Во втором подтак- те пр мой код следующей входной величины , поступившей на вход вычитател , инвертируетс  через группу элементов НЕ 24 и устанавливаетс  на втором входе сумматора 25. По отрица- тельному фронту импульса с входа 12 результат вычитани  двух входных величин запишетс  в буферном регистре 23. Отличие работы выходного вычитател  8 в первом и втором тактах заклю чаетс  в том, что в первом такте по лог. О с входа 11 на управл ющий вход -демультиплексора 27 код результата с выхода буферного регистра 23 поступит на второй выход вычитател  8, а во втором такте вычислени  по лог. 1 на управл ющем входе демультиплексора 27 код результата поступает на выход устройства в целом.the front of the pulse from the control input 12 is recorded in the buffer register 22 and is set at the first input of the adder 25. In the second pin, the direct code of the next input value received at the input of the subtractor is inverted through a group of elements 24 and is set at the second input adder 25. From the negative pulse front from input 12, the result of subtracting two input values will be written in the buffer register 23. The difference in the output of the subtractor 8 in the first and second cycles is that in the first cycle, the log. From the input 11 to the control input-demultiplexer 27, the result code from the output of the buffer register 23 will go to the second output of the subtractor 8, and in the second calculation step, by log. 1, at the control input of the demultiplexer 27, the result code is fed to the output of the device as a whole.

Claims (1)

Формула изобретени Invention Formula Устройство дл  вычислени  алгебраического выражени , содержащее сумматор , вычитатель, первый коммутатор, 30 первый блок пам ти и выходной вычитатель , первый выход которого соединен с выходом результата устройства, а информационный вход - с выходом первого блока пам ти, вход которого соеди- гA device for calculating an algebraic expression containing an adder, a subtractor, a first switch, 30 a first memory block and an output subtractor, the first output of which is connected to the output of the device, and the information input is connected to the output of the first memory block. Q 5 0 Q 5 0 5five 0 г0 g 7575 нен с выходом тервого коммутатора,not with the output of the first switch, первый и второй информационные входы которого соединены соответственно с выходами сумматора и вычитател , о т- личающеес  тем, что, с целью расширени  функциональных возможностей путем выполнени  операции вида А В/С, в него введены второй блок пам ти, второй и третий коммутаторы и блок управлени , вход пуска которого соединен с входом пуска устройства , первый и второй информационные входы которого соединены с первыми информационными входами второго и третьего коммутаторов соответственно , управл ющие входы которых соединены с входом разрешени  выдачи результата выходного вычитател  и первым выходом блока управлени , второй выход которого соединен с управл ющим входом первого коммутатора и входом записи выходного вычитател , второй выход которого соединен с вторым информационным входом второго коммутатора , выход которого соединен с первыми входами сумматора и вычитател , вторые входы которых соединены с выходом третьего коммутатора, второй информационный вход которого соединен с выходом второго блока пам ти, вход которого соединен с третьим информационным входом устройства, выход окончани  вычислений которого соединен с третьим выходом блока управлени .the first and second informational inputs of which are connected respectively to the outputs of the adder and subtractor, which is due to the fact that, in order to expand the functionality by performing an operation of type A B / C, a second memory block, second and third switches and a block are inserted into it control input start of which is connected to the start input of the device, the first and second information inputs of which are connected to the first information inputs of the second and third switches, respectively, the control inputs of which are connected to the input permitting the output of the output subtractor and the first output of the control unit, the second output of which is connected to the control input of the first switch and the write input of the output subtractor, the second output of which is connected to the second information input of the second switch, the output of which is connected to the first inputs of the adder and subtractor, second inputs which are connected to the output of the third switch, the second information input of which is connected to the output of the second memory block, the input of which is connected to the third information the input of the device, the output of the calculation of which is connected to the third output of the control unit. Фиг. ZFIG. Z « П." P. -JLJLJLJL-JLJLJLJL СWITH d еd e l L Гl lg Фиг.ЗFig.Z
SU894675636A 1989-04-11 1989-04-11 Device for computing algebraic equations SU1635175A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU894675636A SU1635175A1 (en) 1989-04-11 1989-04-11 Device for computing algebraic equations

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU894675636A SU1635175A1 (en) 1989-04-11 1989-04-11 Device for computing algebraic equations

Publications (1)

Publication Number Publication Date
SU1635175A1 true SU1635175A1 (en) 1991-03-15

Family

ID=21440282

Family Applications (1)

Application Number Title Priority Date Filing Date
SU894675636A SU1635175A1 (en) 1989-04-11 1989-04-11 Device for computing algebraic equations

Country Status (1)

Country Link
SU (1) SU1635175A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР 1425656, кл. G 06 F 7/38, 1987. Авторское свидетельство СССР № 1104509, кл. G 06 F 7/52, 1983. А .(54) УСТРОЙСТВО )ДЯ ВЫЧИСЛЕНИЯ АЛГЕБРАИЧЕСКОГО ВЫРАЖЕНИЯ *

Similar Documents

Publication Publication Date Title
SU1635175A1 (en) Device for computing algebraic equations
SU1278926A1 (en) Vector generator
SU1737442A1 (en) Arbitrary modulo computing device
SU1078432A1 (en) Device for interpretation of expressions of programming languages
SU1444815A1 (en) Device for implementing fast hartley transform
SU1686439A1 (en) The matrix squarer
SU1008749A1 (en) Computing device
SU951991A1 (en) Computer
SU877529A1 (en) Device for computing square root
SU1328830A1 (en) Device for shaping symptoms of images being recognized
SU1242938A1 (en) Calculating device
SU1405055A1 (en) Square rooting device
SU1594562A1 (en) Processor of fast hartley-fourier transform of material sequences
SU1522188A1 (en) Device for input of information
SU1280615A1 (en) Versions of device for squaring binary numbers
RU1800459C (en) Device for interfacing computers with sensors
SU1140116A1 (en) Device for calculating values of sine and cosine functions
SU1075260A1 (en) Device for making summation of m n-bit numbers arriving in sequential order
RU1777131C (en) Stochastic generator of walsh functions
SU941926A1 (en) Digital servo drive
SU1531086A1 (en) Arithmetic-logic device
SU1012245A1 (en) Multiplication device
SU1312586A1 (en) Device for exchanging information
RU1829031C (en) Accumulating adder
SU1677868A1 (en) Calculator with irrational base