110 Изобретение относитс к вычислительной технике, а именно к устройствам дл воспроизведени и вычислени логарифмических 4ункаий методом кусочно-линейной аппроксимации. Известно устройство дл воспроизведени логьрифмрческих функций, содержащее генератор импульсов, ключ, счетчик аргумента, счетчик результата, регистр сдвига, первый и второй двоичные умножители , кажЛый из которых состоит из счетчика, деш1 фратора и элемента Недостатком устройства вл етс низка точность вследствие того, что аппроксимирующа функци имеет ступенчатую .форму и сложность схемы. : Наиболее близким по технической сущности к предлагаемому вл етс устройство дл вычислени логарифмических функций, содержащее генератор импульсов, ключ, счетчик аргумента, регистр сдвига счетчик результата, блок коррозии, включающий в себ счетчик, дешифратор, блок пам ти, триггер и , сумматор, импульсов, три .двоичных умножител , каждый из которых состоит из счетчика, дешифратора и элемента ИЛИ 21. Недостатком этого устройства вл етс сложность, в результате чего снижаетс его надежность и невозможность получени .ч произведени чисел Х,..., , что сужает функциональные возможности устройства . Цель изобретени - упрощение устройства и расширение функциональной возмож ности за счет получени произведени чиселУл... ХПоставленна цель достигаетс тем, что вычис штельное устройство, содержашее генератор импульсов, выход которого через ключ соединен с входом первого двоичного счетчика, разр дные выходы которого соединены с импульсными входами элементов И первой группы, выходы которых через первый элемент ИЛИ соединены со счетным входом счетчика аргумента , разр дные выходы первого регистра сдвига подключены к потенциальным входам элементов И первой группы, установочные входы устройства соединены с потенциальными входами элементов И второй группы, выходы которых через второй элемент ИЛИ соединены с первым информационным входсм сумматора, управ л к ций вход которого подключен к инверс ному выходу второго двоичного счетчика, выходы которого через дешифратор и блок пам ти соединены с потенциальными вхо- дами элементов И третьей группы, вы492 ходы которых через третий элемент ИЛИ подключены к второму информационному входу сумматора, выход которого соединен со счетным входом счетчика результатов , вход запуска устройства подключен к входу включени ключа, дополнительно содержит двухпозиционный пере - ключатель режима работ, второй регистр сдвига, установочную группу элементов И, схему сравнени кодов и дешифратор нул , входы которого соединены с выходами счетчика результатов, вход выключени ключа через двухпозиционный переключатель режима работ соединен соответстВенно с Первым выходом схемы сравнени кодов и выходом дешифратора нул , второй выход схемы сравнени кодов подключен к установочным входам нул второго регистра сдвига, первого двоичного счетчика, первого регистра сдвига и второго двоичного счетчика, выходы счетчика аргумента соединены с пер вой группой входов схемы сравнени кодов , втора группа входов которой подключена к выходам элементов И установочной группы первые входы которых соединены с входами аргумента устройства , вторые входы элементов И установочной группы подключены к разр дным выходам второго регистра сдвига, информацоинный выход которого подключен к управл ющим входам счетчиков аргумента и результатов, импульсные входы элементов , И второй и третьей групп соединены разр дными выходами первого двоично счетчика, вход первого регистра сдвига подключен к выходу младшего разр Д первого двоичного счетчика, выход старшего разр да которого соединен с второго двоичного счетчика, младших разр дов первого и второго регистров сдвига соединены с входом логической единицы устройства. На чертеже приведена блок-схема устройства . Устройство содержит генератор 1 импульсов , ключ 2, регастр 3 сдвига, элеМенты И 4 установочной группы, схему 5 сравнени кодов, счетчик 6 аргумента, двоичный счетчик 7, элементы И 8 первой группы} элемент ИЛИ 9, регистр 10 сдвига, элементы И 11 второй группы, элемент ИЛИ 12, двоичный счетчик 13, сумматор 14, дешифратор 15, блок 16 пам ти, элементы. И 17 третьей группы, элемент ИЛИ 18, счетчик 19 результатов , дешифратор 20 нул , вход 2 включени ключа, вход 22 выключени ключа 3. и двухлоэиционный переключатель 23 жима работ. Устройство работает следующим обра . зом. Устройство работает либо в режиме воспроизведени логарифмических функций, либо в режиме перемножени чисел, В первом режиме двухпозиционный переклк чатель 23. режима работ устанавливает- с в верхнее положение; в регистры 3 и 10 устанавливаетс по единице в младшие разр ды; сумматор 14 фиксируетс в единичном состо нии единичным сигналом с нулевого выхода старшего разр да счетчика 13; на управл ющих входах элементов И 17 третьей группы устанавливаетс код первого углового коэффициента корректирующей функции с выхода блока 16 пам ти; на управл кхцих входах элементов И 11 второй группы устанавпиваетс код числа ,693 с точностью до определённого анака после зап той. При подаче сигнала пуска на ключ 2 по входу 2 1 он отпираетс и импульсы с вы хода генератора 1 поступают на вход дво ичного счетчика 7. Устройство отрабатывает аппроксимирующую функцию на вом участке. При отработке каждого учас ка коррекции на вход двоичного счетчика 13поступает по одному импульсу, что приводит к переключению кодов угловых коэффициентов корректирующей функции на управл ющих входах элементов И 17 третьей ,группы. При отработке первой половины первого участка аппроксимации импульсы, поступающие на вход сумматора 14с выходов элементов ИЛИ 12 и 18, суммируютс и скорректированное значение приращени функции интегрируетс в счетчике 19 результатов, В момент окончани отработки первой половины участка коррекции, что соответствует прохождению максимальной нескорректированной погрещности, на управл ющем входе сум штopa 14 сигнал измен етс на противоположный , и он устанавливаетс в режим вычитани . В момент окончани отработки первого участка аппроксимации и соответственно второй половины участков коррекции двоичный счетчик 13 приходит в исходное состо ние, на вход первого регистра 10 сдвига поступает единица, и устройство осуществл ет отработку второго участка аппроксимации. Дл выполнени услови аппроксимации Л 2 на управл ющих входах элементов И 11 второй группы, как было показано вьщхе, устанавливаетс код числа 0,693 ... с точностью до определенного знака после зап той. 10087494 ре- благодар чему при поступлении единицы на вход первого регистра 1О сдвига на выход элемента ИЛИ 12 псхзтупит 963 ... импульса, а значение углового коэффионента на следующем участке изменитс вдвое и вдвое увеличитс число импульсов , поступающих на вход счетчика 6 аргумента . Остановка устройства произойдет при равенстве числа в счетчике 6 аргумента и числа X, установленного на информационных входагх соответствующей установочной группы, элементов И 4 путем подачи импульса с выхода схемы 5 сро.ъ нени кодов череч переключатель 23 и вход 22 на выключение ключа 2. В режиме перемножени чнсел переклк чатель 23 устанавливаетс в нижнее попохжние; в регистры 3 и 10 сдвига записывеетс по единице в младшие разр ды, При подаче сигнала на вход 21 устройст о осуществл ет воспроиз1зедение логариф а числа X, как было описано вьпие, а до окончании процесса с выхода схемы 5 сравнени кодов ;на вход второго регис ра з сдвига поступает импульс, и разрещающий сигнал переходит на установочную группу элементов И 4, при тем же импульсом устанавливаютс в исход- ное состо ние (цепь установки на чертеже не показана) первый двоичный счетчик 7, второй двоичный счегчцр 13 и первый регистр сдвига 10. Затем устройство осуществл ет воспроизведение логарифма числа Хл и т, д., причем в счетчике 19 результатов накапливаетс сумма логарифмов упом нутых чисел. После о работтаг последнего числа Х сигналом с выхода старщего разр да второй регистр 3 сдви га устанавливаетс в нуль, а реверсивный счетчик 19 результатов переводитс в вычитающий режим. С этого меммента устройство осуществл ет потенцирювание суммы логарифмов чисел Х,,.. ДО момента обнулени счетчика 19, при котоipoM с выхода дещифратора 2 О нул поступает импульс, запиракхций ключ 2. В счетчике 6 аргумента накапливаетс число , равное произведению чисел Х,.,, X т.е. устройство осуществл ет восцроизведение (}ункции V X,. Сравнение предлагаемого устройства с известным показывает, что техникоэкономическа эффективность от его использовани Заключаетс в исключении двух счетчикрв при сохранении воспроизведени логарифмической функции, что упрощает устройство и повыщает его надежность в также расшир ет фушшиовальные возможности устройства за счет получени произведени чисел Х.... Х,прн110 The invention relates to computing, in particular, devices for reproducing and calculating logarithmic 4unks using the piecewise linear approximation method. A device for reproducing logframe functions is known, which contains a pulse generator, a key, an argument counter, a result counter, a shift register, first and second binary multipliers, each of which consists of a counter, desh1 frator and an element. The disadvantage of the device is low accuracy due to the fact that The function has a step form and circuit complexity. : The closest in technical essence to the present invention is a device for calculating logarithmic functions, comprising a pulse generator, a key, an argument counter, a shift register, a result counter, a corrosion unit that includes a counter, a decoder, a memory block, a trigger, and an adder, pulses , three. binary multipliers, each of which consists of a counter, a decoder and an element OR 21. A disadvantage of this device is its complexity, as a result of which its reliability and the impossibility of obtaining. eat X, ..., that narrows the functionality of the device. The purpose of the invention is to simplify the device and extend the functionality by obtaining the product of numbers ... The set goal is achieved by calculating a device that contains a pulse generator, the output of which is connected via a key to the input of the first binary counter, the bit outputs of which are connected to pulse outputs. the inputs of elements AND of the first group, whose outputs through the first element OR are connected to the counting input of the argument counter, the bit outputs of the first shift register are connected to potential the inputs of elements AND of the first group, the installation inputs of the device are connected to the potential inputs of elements AND of the second group, the outputs of which through the second element OR are connected to the first information input of the adder, the control inputs of which are connected to the inverse output of the second binary counter, the outputs of which are decoder and the memory unit is connected to the potential inputs of elements AND of the third group, the outputs of which, through the third element OR, are connected to the second information input of the adder, the output of which is connected with the counting input of the result counter, the device start input is connected to the key enable input, additionally contains a two-position operation mode switch, a second shift register, the setting group of elements AND, the code comparison circuit and the decoder zero, the inputs of which are connected to the outputs of the result counter, the off input key through the two-position operation mode switch is connected respectively to the first output of the comparison circuit of the codes and the output of the decoder zero, the second output of the comparison circuit of the codes is connected to the To the set inputs of the second shift register, the first binary counter, the first shift register and the second binary counter, the outputs of the argument counter are connected to the first group of inputs of the code comparison circuit, the second group of inputs of which are connected to the outputs of the elements AND of the setting group whose first inputs are connected to the argument inputs devices, the second inputs of the elements And the installation group are connected to the bit outputs of the second shift register, the information output of which is connected to the control inputs of ar meters of the second and third groups are connected by the bit outputs of the first binary counter, the input of the first shift register is connected to the low bit of the first binary counter, the high bit of which is connected to the second binary counter, the low bits of the first binary counter. and the second shift registers are connected to the input of the logical unit of the device. The drawing shows a block diagram of the device. The device contains a pulse generator 1, a key 2, a shift register 3, elements AND 4 of the setting group, a code comparison circuit 5, an argument counter 6, a binary counter 7, elements AND 8 of the first group} element OR 9, shift register 10, elements 11 and 11 groups, element OR 12, binary counter 13, adder 14, decoder 15, memory block 16, elements. And 17 of the third group, the element OR 18, the counter 19 results, the decoder 20 zero, the input 2 switch on the key, the input 22 turn off the key 3. and the dual-action switch 23 press jobs. The device works as follows. zom. The device operates either in the playback mode of logarithmic functions, or in the mode of multiplying numbers. In the first mode, the two-position switch 23. sets the operation mode to the upper position; registers 3 and 10 are set one at a lower order; the adder 14 is fixed in a single state by a single signal from the zero output of the most significant bit of the counter 13; on the control inputs of the elements And 17 of the third group, the code of the first angular coefficient of the correction function is established from the output of the memory block 16; On the control inputs of the elements And 11 of the second group, the number code is set, 693 with an accuracy of a certain anak after the second. When a start signal is sent to key 2 via input 2 1, it is unlocked and the pulses from the output of generator 1 are fed to the input of double counter 7. The device performs an approximating function in the second section. When each part of the correction is processed, one pulse arrives at the input of the binary counter 13, which leads to the switching of the codes of the angular coefficients of the correction function at the control inputs of elements And 17 of the third group. When working out the first half of the first plot of the approximation, the pulses arriving at the input of the adder 14c of the outputs of the elements OR 12 and 18 are summed and the corrected value of the function increment is integrated in the counter 19 of the results. At the time of the completion of the first half of the correction, that corresponds to The control input of the sum of the stropa 14 signal is reversed, and it is set to the subtraction mode. At the time when the first approximation section is completed and the second half of the correction sections are respectively processed, the binary counter 13 returns to its initial state, a unit arrives at the input of the first shift register 10, and the device performs the second approximation section. In order to fulfill the condition for approximating L 2, the code of the number 0.693 ... is established with an accuracy of a definite sign after the comma to the control inputs of the elements And 11 of the second group, as was shown above. 10087494 re- due to which when a unit arrives at the input of the first register 1O shift to the output of the element OR 12 pschtupit 963 ... pulse, and the value of the angular coefficient in the next section will change twice and the number of pulses to the input of the counter 6 argument will increase. The device will stop if the number in the counter 6 of the argument and the number X set on the information inputs of the corresponding setting group, And 4 elements is equal by sending a pulse from the output of circuit 5 with the codes through switch 23 and input 22 to turn off key 2. In mode multiplying the multiplier; the switch 23 is set to the lower one; In the registers 3 and 10, the shift is written one by one to the lower bits. When a signal is applied to input 21, the device reproduces the logarithm of X, as described above, and before the process ends from the output of circuit 5 comparison of codes; since the shift arrives, a pulse arrives, and the permissive signal passes to the setting group of elements AND 4, with the same pulse set to the initial state (the installation circuit in the drawing is not shown) the first binary counter 7, the second binary counter 13 and the first shift register 10 Then mouth The simulator performs reproduction of the logarithm of the number Chl and t, d, and in the result counter 19 the sum of the logarithms of the mentioned numbers accumulates. After the last number X is working, the second register 3 shift g is set to zero by the signal from the high bit output, and the reversible counter 19 of the results is transferred to the subtractive mode. From this memment, the device performs potentiation of the sum of the logarithms of the numbers X ,, .. Up to the moment of resetting the counter 19, at which ip from the output of the descrambler 2 O zero, an impulse is received, locking the key 2. In the counter 6 of the argument a number equal to the product of the numbers X accumulates. X The device performs the recovery (} of the VX functions. A comparison of the proposed device with the known one shows that the technical and economic efficiency of its use consists in eliminating two counters while maintaining the reproduction of the logarithmic function, which simplifies the device and increases its reliability and also enhances the device's powerful capabilities due to obtain the product of numbers X .... X, prn
незначительном увеличении оборудовани , .что повышает общую эффективность использовани устройства.a slight increase in equipment, which increases the overall efficiency of use of the device.