SU1200346A1 - Устройство дл контрол параметров ферритовых сердечников запоминающей матрицы - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАРАМЕТРОВ ФЕРРИТОВЫХ СЕРДЕЧНИКОВ ЗАПОМИНАЮЩЕЙ МАТРИЦЫ , содержащее блок формировани  токов выборки, блок анализа ошибок, блок выходных регистров, блок считывани  и блок синхронизации , первый выход которого соединен с первыми входами блока формировани  токов выборки, блока анализа ошибок, блока выходных регистров и блока считывани , первый выход которого соединен с вторым входом блока анализа ошибок, первый выход которого соединен с входом блока синхронизации, а второй выход - с вторым входом блока выходных регистров, выходы группы которого  вл ютс  выходами первой группы устройства, выходы первой и второй групп блока формировани  токов выборки  вл ютс  соответственно выходами второй и третьей групп устройства, входы группы блока считывани   вл ютс  входами устройства, отличающеес  тем, что, с целью расширени  области применени  устройства за счет возможности контрол  матриц с различным числом обмоток считывани , в него введен блок выбора обмоток считывани , первый вход которого соединен с вторым выходом блока синхронизации, второй вход - с вторым выходом блока считывани , а входы группы - с выходами группы блока выходных регистров, первый s выход блока выбора обмоток считывани  ® соединен с вторым входом блока формиро (Л вани  токов выборки, второй и третий выходы - с вторым и третьим входами блока считывани  соответственно, а четвертый выход - с третьим входом блока выходных регистров. ю со 4 а

Description

2. Устройство по п. 1, отличающеес  тем, что блок выбора обмоток считывани  содержит первый и второй коммутаторы, элемент И, триггер и элемент задержки, причем информационный вход первого комму татора  вл етс  первым входом блока, первый выход - первым выходом блока, а управл ющий вход соединен с выходом элемента И и  вл етс  четвертым выходом блока, вход элемента И  вл етс  вторым входом блока, а входы группы элемента И - входами группы блока, информационный вход второго коммутатора соединен с вторым выходом первого коммутатора и входом элемента задержки, выход которого соединен с установочным входом триггера, вход сброса которого соединен с первым выходом первого коммутатора, а выход - с управл ющим входом коммутатора, первый и второй выходы которого  вл ютс  соответственно вторым и третьим выходами блока.

3. Устройство по п. 1, отличающеес  тем, что блок считывани  содержит счетчик, дешифратор , коммутатор, усилитель-преобразователь , синхронизирующий вход и выход которого  вл ютс  соответственно первыми входом и выходом блока, и входной регистр, выходы которого соединены с информационными входами счетчика, выходы которого соединены с входами дещифратора, а счетный вход и вход сброса  вл ютс  соответственно вторым и третьим входами блока , выходы группы дещифратора соединены с управл ющими входами коммутатора, а первый выход  вл етс  вторым выходом блока, вход усилител -преобразовател  соединен с выходом коммутатора, управл ющие входы которого  вл ютс  входами группы блока.

1

Изобретение относитс  к области вычислительной техники и может быть использовано при проектировании устройств дл  контрол  запоминающих матриц в процессе их производства.

Целью изобретени   вл етс  расширение области применени  устройства за счет возможности контрол  матриц с различным числом обмоток считывани .

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - функциональна  схема блока считывани ; на фиг. 3 -функциональна  схема блока выбора обмоток считывани .

Устройство содержит блок 1 формировани  токов выборки, блок 2 анализа ошибок , блок 3 выходных регистров, блок считывани  4, блок 5 синхронизации и блок 6 выбора обмоток считывани .

Блок 4 считывани  (фиг. 2) содержит счетчик 7, емкость которого равна числу обмоток считывани  провер емых матриц, дешифратор 8, коммутатор 9, усилительпреобразователь 10 и входной тумблерный регистр 11.

Блок 6 выбора обмоток считывани  (фиг. 3) содержит первый коммутатор 12, информационный вход которого  вл етс  первым входом блока 6, первый и второй выходы соединены соответственно с первым и п тым выходами блока 6, а управл ющий вход - с четвертым выходом блока 6 и выходом элемента И 13, второй коммутатор 14, элемент 15 задержки и триггер 16.

Блок 1 формировани  токов выборки содержит счетчики адресов по двум координатам , адресные дешифраторы, формирователи и коммутаторы координатных токов испытательной программы дл  подачи на выбранные координатные провода провер емой матрицы по группам выходом 17 и 18.

Блок 3 выходных регистров содержит регистры годности, брака и конца проверки по числу провер емых параметров, и предназначен дл  приема из блока 2 и выдачи на группу выходов 19 результатов контрол , а также выдачи в блок 5 синхронизации сигналов окончани  проверки сердечника раздельно по каждому провер емому параметру. Обмотки считывани  провер емых матриц подключаютс  к входу 20 блока 4 считывани .

Блок 5 синхронизации устройства имеет в своем составе задающий генератор тактовой частоты, схему пуска-останова, временной датчик испытательной программы, схему прерывани  программы контрол  на врем  переключени  герконных коммутаторов и схему формировани  управл ющих синхроимпульсов . Блок предназначен дл  организации программы контрол  и согласовани  работы всех узлов устройства.

Устройство осуществл ет контроль сердечников матрицы по параметрам: единице (1), единице разрушенной (р), нулю разрушенному(Ор) и по коэффициенту разрушени  единицы (К), представл ющему собой отношение амплитуды сигнала (1р) к амплитуде сигнала (1).

Устройство работает следующим образом. Перед началом контрол  с помощью органов панели управлени  задаетс  режим проверки , устанавливаютс  требовани  к параметрам сердечников, став тс  в исходное состо ние все регистры и триггерные схемы устройства, задаетс  количество обмоток считывани , имеющихс  в провер емой матрице набором на входном тумблерном регистре 11. В исходном состо нии к генераторам токов испытательной программы блока 1 подключены координатные провода первого сердечника матрицы. Исходным же состо нием счетчика 7 по сигналу дещифратора 8 коммутатор 9 блока 5 считывани  подключает к входу усилител -преобразовател  10 первую обмотку считывани  матрицы .

Элемент И 13 блока 6, на первую группу входов которого подаютс  пр мые сигналы брака по (1) и (1р) и инверсный по (Ор), поскольку отсутствует комбинаци  компонентов «брак 1, брак р, годн, Ор от блока 3 выходных регистров, соответствующа  наличию брака вида «скол сердечника , своим выходным сигналом поддерживает коммутатор 12 в состо нии, разрещающем прохождение сигнала прибавлени  единицы к адресу от блока 4 синхронизации к блоку 1 выборки.

После запуска программы контрол  начинаетс  последовательный контроль сердечников матрицы в пор дке возрастани  их адресов путем измерени  амплитуды считанного сигнала и сравнени  ее с пороговыми значени ми в блоке 2 анализа ощибок. Циклы измерени  и сравнени  повтор ютс  несколько раз, и по их результатам в блоке 2 принимаетс  окончательное решение о годности сердечника.

В случае вы влени  несоответстви  сердечника требовани м по каким-либо из провер емых параметров в соответствующие разр ды регистра брака блока 3 выходных регистров принимаютс  сигналы брака (отсутствие годности). Так продолжаетс  до тех пор, пока выбираемые сердечники наход тс  на одной обмотке считывани , подключенной в данное врем  к входу усилител преобразовател  10 блока 4 считывани . Как только будет выбран адрес, по которому сердечник прошит другой обмоткой считывани , на выходе блока выходных регистров по витс  сигнал брака по компонентам (1) и (L) при наличии годности по (Ор), что соответствует в данном случае потере обмотки считывани .

Сигнал с таким составом компонентов, поступив на входы элемента И 13 блока 6, изменит сигнал на его вь1ходе, так как на четвертом входе этого же элемента поддерживаетс  разрешающий уровень с выхода дешифратора 8 блока 4 считывани , свидетельствующий об отсутствии выхода за преде лы назначенного числа обмоток считывани  (ненулевое состо ние счетчика 7). Изменившимс  сигналом с выхода элемента И 13 коммутатор 12 блока 6 будет переведен в состо ние, разрешающее прохождение сигнала прибавлени  единицы к адресу от блока 5 синхронизации на вход коммутатора 14, запретив при этом прохождение его на вход блока выборки. Триггер 16, наход сь в исходном состо нии, своим выходным сигналом пропустит первый поступивший на вход коммутатора 14 импульс на стробирующий вход счетчика 7 блока 4 считывани , возвратив счетчик 7 в состо ние, соответствующее начальной обмотке считывани . Затем, переключивщись тем же сигналом, задержанным на элементе 15 задержки, в противоположное состо ние, триггер 16 переключит коммутатор 14 в состо ние, пропускающее сигналы на вычитающий вход счетчика 7 блока 4 считывани . В результате этого перебор адресов блоком 1 прерветс , и начнетс  цикл поиска обмотки считывани , в процессе которого программа контрол  продолжаетс  на одном и том же сердечнике при поочередном подключении на вход усилител -преобразовател  10 обмоток считывани , начина  с первой. При этом счетчик 7 блока 4 считывани  работает на вычитание, начина  с комбинации, набранной на входном регистре 11 и соответствующей количеству обмоток считывани  провер емой матрице

Цикл поиска заканчиваетс  выходом на обмотку считывани , которой прощит очередной сердечник. Когда на входе усилител преобразовател  10 блока 4 считывани  окажетс  эта обмотка, сигнал брака вышеуказанного вида на выходе блока, 3 выходных регистров исчезнет или изменит состав компонентов, что приведет к возврату в исходное состо ние коммутатора 12 изменившимс  выходным сигналом элемента И 13 В результате возобновитс  счет адресов в блоке 1, а поступление сигналов счета на вход вычитани  счетчика 7 блока 4 считывани  прекратитс , и к входу усилител преобразовател  10 блока 4 считывани  останетс  подключенной найденна  в процессе поиска обмотка считывани . Таким же образом поиск обмотки считывани  будет осуществл тьс  при каждом выходе на адрес , требующий смены обмотки считывани .

Возможен случай, когда сигнальна  дл  входа в цикл поиска комбинаци  компонентов брака возникает на собственной дл  данного адреса обмотке считывани . Обычно это вызываетс  сколом сердечника. В таком случае также происходит вход в цикл поиска, во врем  которого перебираютс  все обмотки считывани  матрицы, а цикл поиска прерываетс  выходом на нулевую комбинацию счетчика 7, когда от дешифратора 8 на вход элемента И 13 блока 6 подаетс  сигнал выхода за пределы заданного количестна обмоток считывани . По вление этого сигнала возвращает элементы блока 6 в исходное состо ние, в результате чего обнул ютс  выходные регистры блока 3 и возобновл етс  основна  программа контрол , начина  со следующего адреса. При этом основна  программа начнетс  с предварительного поиска обмотки считывани , утер нной в результате входа в цикл поиска по сколотому сердечнику, после чего продолжитс  обычным пор дком, как описано выше. Такие случаи входа в цикл поиска по сколу сердечника относительно редки ввиду незначительного количества сколов по сравнению с общим количеством сердечников в матрице.

Таким образом, дл  любого сердечника матрицы путем автоматического поиска всегда будет подобрана соответствующа  ему обмотка считывани  независимо от схемы ее прошивки в матрице и геометрии ее расположени .

Claims (3)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАРАМЕТРОВ ФЕРРИТОВЫХ СЕРДЕЧНИКОВ ЗАПОМИНАЮЩЕЙ МАТРИЦЫ, содержащее блок формирования токов выборки, блок анализа ошибок, блок выходных регистров, блок считывания и блок синхронизации, первый выход которого соединен с первыми входами блока формирования токов выборки, блока анализа ошибок, блока выходных регистров и блока считывания, первый выход которого соединен с вторым входом блока анализа ошибок, первый выход которого соединен с входом блока синхронизации, а второй выход — с вторым входом блока выходных регистров, выходы группы которого являются выходами первой группы устройства, выходы первой и второй групп блока формирования токов выборки являются соответственно выходами второй и третьей групп устройства, входы группы блока считывания являются входами устройства, отличающееся тем, что, с целью расширения области применения устройства за счет возможности контроля матриц с различным числом обмоток считывания, в него введен блок выбора обмоток считывания, первый вход которого соединен с вторым выходом блока синхронизации, второй вход — с вторым выходом блока считывания, а входы группы — с выходами группы блока выходных регистров, первый а выход блока выбора обмоток считывания ® соединен с вторым входом блока формирования токов выборки, второй и третий IV выходы — с вторым и третьим входами 1л блока считывания соответственно, а четвертый выход — с третьим входом блока вы- а ходных регистров. ⁼ фиг.1

2. Устройство по π. 1, отличающееся тем, что блок выбора обмоток считывания содержит первый и второй коммутаторы, элемент И, триггер и элемент задержки, причем информационный вход первого комму татора является первым входом блока, первый выход — первым выходом блока, а управляющий вход соединен с выходом элемента И и является четвертым выходом блока, вход элемента И является вторым входом блока, а входы группы элемента И — входами группы блока, информационный вход второго коммутатора соединен с вторым выходом первого коммутатора и входом элемента задержки, выход которого соединен с установочным входом триггера, вход сброса которого соединен с первым выходом первого коммутатора, а выход — с управляющим входом коммутатора, первый и вто рой выходы которого являются соответственно вторым и третьим выходами блока.

3. Устройство по π. 1, отличающееся тем, что блок считывания содержит счетчик, дешифратор, коммутатор, усилитель-преобразователь, синхронизирующий вход и выход которого являются соответственно первыми входом и выходом блока, и входной регистр, выходы которого соединены с информационными входами счетчика, выходы которого соединены с входами дешифратора, а счетный вход и вход сброса являются соответственно вторым и третьим входами блока, выходы группы дешифратора соединены с управляющими входами коммутатора, а первый выход является вторым выходом блока, вход усилителя-преобразователя соединен с выходом коммутатора, управляющие входы которого являются входами группы блока.