SU1198525A1 - Устройство дл отладки программ - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ , содержащее элемент ИЛИ, первый и второй элементы И, блок посто нной пам ти, блок оперативной пам ти , блок сравнени , причем адресный вход устройства соединен с адресными входами блоков посто нной и оперативной пам ти и спервым информационным входом блока сравнени , вход обращени  устройства соединен с тактовым входом блока сравнени  и с входами обращени  блоков посто нной и оперативнрй пам ти, информационный вход устройства соединен с вторым информационным входом блока сравнени  и с информационным входом блока оперативной пам ти, вход установки режима устройства соединен с входом записи блока оперативной пам ти, выходы блоков посто нной и оперативной пам ти соединены с первыми входами соответственно первого и второго элементов И, выходы которых соединены со .ответственно с первым и вторым входами элемента ИЛИ, отличающеес  тем, что, с целью расширени  функциональных возможностей устройства за счет обеспечени  оперативной подмены зон информа ии. расположенных в блоке посто нной пам ти, информацией, расположенной в блоке оперативной пам ти, в него введеиы п ть элементов И, двухраз-. р дный двоичньй счетчик, D-триггер первый и второй дешифраторы, первый и второй регистры, причем инверсный выход D-триггера соединен с вторым входом первого элемента И, первым входом третьего элемента И и входом установки в О двухразр дного счетчика , информационные выходы которого соединены с входами первого дешифратора , тактовый вход устройства соединен с первыми входами четвертого и п того элементов И,, с первым упi равл ющим входом второго дешифрато (Л ра, с третьим входом первого элемента И и с входом второго элемента И, адресный вход устройства соединен с инфррмахщонными входами второго дешифратора, первого и второго регистров, вход обращени  устройства соединен с вторьм управл ющим входом рторого дешифратора,персо вый, второй и третий выходы которого Об соединены соответственно с тактовым сд to ел входом Р-триггера, с первым входом шестого элемента И и первым входом седьмого элемента И, выходы п того, шестого и седьмого элементов И соединены соответственно с третьим, четвертым и п тым входами элемента ИЛИ, выход которого  вл етс  выходом команды устройства, первый выход первого дешифратора соединен с вторым входом п того элемента И и с тактовым входом второго регистра , информационный выход которого соединен с вторым входом седьмого элемента И, второй выход пер

Description

lioro дешифратора соединен с тактовым входом первого регистра, информационный выход которого соединен с вторым входом шестого элемента И, третий выход первого дешифратора соединен с третьим входом второго элемента И, с третьим управл ющим входом второго дешифратора, с инверсным входом четвертого элемента И, выход которого соединен со счетным входом счетчика, выход блока сравнени  соединен с вторым входом

98525

третьего элемента И, выход которого соединен с входом установки в 1 D-триггера, входы команды и начальной установки устройства соединены соответственно с третьим входом п того элемента И и с нулевым входом D-триггера, информационный вход которого соединен с шиной нулевого потенциала устройства, выход блока посто нной пам ти соединен с третьим информационным входом блока сравнени .

Изобретение-относитс  к цифровой вычислительной технике и может быть использовано при отладк.е программ Специализированных ЦВМ, содержащ х в своем составе штатные блоки посто нной пам ти (ВШ) с рабочими программами.

Цель изобретени  - расширение функциональных возможностей за счет обеспечени  оперативной подмены зон информации, расположенных в блоке посто нной пам ти, информацией , расположенной в блоке оперативной пам ти.

На чертеже представлена функциональна  схема устройства.

.Устройство содержит блок I посто нной пам ти, блок 2 оперативной пам ти, блок 3 сравнени , первыйседьмой элементы И 4-10, элемент ИЛИ }1, двухразр дный двоичный счетчик 12, D-триггер 13, первый 14 и второй 15 дешифраторы, первый 16 и второй 17 регистры, причем к входу 18 обращени  устройства подключены тактовый вход блока 3 сравнени , входы обращени  блоков посто нной пам ти I и оперативной пам т 2 и второй управл ющий вход второго дешифратора 15.-К адресному входу 18 устройства подключены первый информационный вход блока 3 сравнени , адресные входы блоков посто нно 1 и оперативной 2 пам ти, информационные входы второго дешифратора 15, первого и второго регистров 16 и 17, к информационному входу 20 устройства подключены второй- информационный вход блока 3 сравнени , информационный вход блока 2 оперативной пам ти, к тактовому входу 21 устройства .подключены первые входы четвертого и п того элементов И 7 и 8 соответственно,- первый управл ющи вход дешифратора 15, третий вход первого элемента И 4 и второй вход второго элемента И 5 к входу 22 команды устройства подключен третий вход п того элемента И 8, к .входу 23 начальной установки устройства подключен вход установки в О D-триггера 13, к входу 24 установки режима подключен вход записи блока 2 оперативной пам ти. К выходу 25 блока оперативной пам ти подключен первый вход второго элемента И 5, к выходу 26 блока посто нной пам ти подключены первый вход пер-вого элемента И 4 и третий информационный вход блока 3 сравнени , к выходу 27 блока 3 сравнени  подключен второй вход третьего элемента И 6, к выходу 28 третьего элемента И 6 подключен вход установки в D-триггера 13, к инверсному выходу 29 D-триггера 13 подключены первый вход третьего элемента И 6 вход установки в О двухраэр дного двоичного счетчика 12 и второй вход первого элемента И 4, к выходу 30 четвертого элемента И 7 подключен счетный вход двухразр дного двоичного счетчика 12, к информационным выходам 31 и 32 двухразр дного двоичного счетчика подключены входы первого дешифратора 14, к выходам первого дешифратора 14 подключены: к первому 33 - тактовый вход второ3

го регистра 17 и второй вход п того элемента И 8, к второму 34 - тактовый вход первого регистра 16, к третьему 35 - второй инвертирующий вход четвертого элемента И 7, третий управл ющий вход второго дешифратора 5 и третий вход второго элемента И 5, к выходу 36 второго регистра 17 подключен второй вход седьмого элемента И 10, к выходу 37 первого регистра 16 подключен второй вход шестого элемента И 9, к выходам второго дешифратора 15 подключены: к первому 38 - первый тактовый вход D-тригг .ера 13, к второму 39 - первый вход шестого элемента И 9, к третьему 40 - первый вход седьмого элемента И 10, к выходам 41-45 первого, второго , п того, шестого и седьмого элементов И 4,5,8,9и 10 подключены первый, второй, третий, четвертый и п тый входы элемента ИЛИ 11 соответственно, выход элемента i. ИЛИ 11  вл етс  выходом 46 команды устройства.

Устройство работает следую цим образом .

В исходном Состо нии, в которое устройство устанавливаетс  при подаче на вход Сброс 23 сигнала начальной .установки, разрешаетс  считьгоакие информации только с блока 1 посто нной пам ти через первьй элемент И 4 в момент по влени  тактовых импульсов, поступающих на вход 21 тактовых импульсов. Поэтому на вход 46 устройства выдаетс  информаци , размещенна  в блоке 1 посто нной пам ти. Блок 3 сравнени  по заданному критерию определ ет место -в программе, размещенной в. блоке 1 посто нной пам ти, где необходимо выполнить ее корректировку или вьтолнить сервисную программу. Назовем это место в программе.точкой замещени . Когда точка замещени  обнаруживаетс , блок 3 сравнени на выходе-27 формирует сигнал, который через третий элемент И 6 устанавливает в I триггер 13. Поэтому запрещаетс  считывание информации с блока 1 посто нной пам ти, прохождение сигнала с выхода .27 блока 3 сравнени  через третий элемент И 6 и разрешаетс  работа счетчика 12. При поступлении на вход 21 тактовьк импульсов первого после обнаружени  точки замещени  такто98525Л

вого импульса разрешаетс  прохождение кода команды передачи управлени  через п тый элемент ИЗ с входа 22 на выход 46 устройства и за , поминаетс  состо ние входа I9 адреса во втором регистре 17. Следовательно , вместо очередной команды программы, размещенной в блоке 1 посто нной пам ти, на выход 46

Q устройства выдаетс  команда передачи управлени , например команда перезапуска , и во втором регистре 17 запоминаетс  адрес точки замещени . По команде передачи управлени  в следующем такте содержимое счетчи15 ка команд загружаетс  в стек. В этом такте, втором после обнаружени  точки замещени , запрещаетс  прохождение кода передачи управлени  через п тый элемент И 8 на выход 46 уст20 ройства и запоминаетс  состо ние входа 19 адреса в первом регистре 16, т.е. значение указател  стека программы, размещенной в блоке 1

р, посто нной пам ти. В третьем, после обнаружени  точки замещени  такте управление передаетс  по адресу , однозначно определ емому кодом команды передачи управлени , запрещаетс  прохождение тактовых

30 импульсов на счетный вход счетчика 12 через четвертый элемент И 7, разрешаетс  работа второго дешифратора 15 и считывание информации с блока 2 оперативной пам ти на

35 выход 46 устройства через второй

элемент И 5. I

Таким образом, в предложенном уст-.

ройстве дл  управлени  обращением к пам ти при отладке программ

40 упропдена аппаратурна  реализаци . Поскольку объем блока 2 оперативной пам ти может быть выбран произвольным независимо от объема отлаживаемой программы, размещенной

45 в блоке 1 посто нной пам ти, значительно расширены функциональные возможности вследствие замещени  массива информации, размещенного в блоке посто нной пам ти, массивом информации произвольной размерности , размещенным в блоке 2 оперативной пам ти, введени  дополнительного фрагмента программы, подпрограммы в программу, размещенную в блоке

55 1 посто нной пам ти, исключени  фрагмента программы, подпрограммы, размещенных в блоке 1 посто нной пам ти , зацикливани  участков программы , размещенной в блоке 1 посто нной пам ти. Это особенно важно при использовании данного устройства

.в резидентных средствах отладки аппаратурно-программных средств в реальном масштабе времени.

- .. 4Sfwe.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ, содержащее элемент ИЛИ, первый и второй элементы И, блок постоянной памяти, блок оперативной памяти, блок сравнения, причем адресный вход устройства соединен с адресными входами блоков постоянной и оперативной памяти и с первым информационным входом блока сравнения, вход обращения устройства соединен с тактовым входом блока сравнения и с входами обращения блоков постоянной и оперативнрй памяти, информационный вход устройства соединен с вторым информационным входом блока сравнения и с информационным входом блока оперативной памяти, вход установки режима устройства соединен с входом записи блока оперативной памяти, выходы блоков постоянной и оперативной памяти соединены с первыми входами соответственно первого и второго элементов И, выходы которых соединены соответственно с первым и вторым входами элемента ИЛИ, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения оперативной подмены зон информации, расположенных в блоке постоянной памяти, информацией, расположенной в блоке оперативной памяти, в него введены пять элементов И, двухраз-. рядный двоичный счетчик, D-триггер первый и второй дешифраторы, первый и второй регистры, причем инверсный выход D-триггера соединен с вторым входом первого элемента И, первым входом третьего элемента И и входом установки в 0 двухразрядного счетчика, информационные выходы которого соединены с входами первого дешифратора, тактовый вход устройства соединен с первыми входами четвертого и пятого элементов И,, с первым управляющим входом второго дешифратора, с третьим входом первого элемента И и с вторым входом второго элемента И, адресный вход устройства соединен с информационными входами второго дешифратора, первого и второго регистров, вход обращения устройства соединен с вторым управляющим входом второго дешифратора,первый, второй и третий выходы которого соединены соответственно с тактовым входом D-триггера, с первым входом шестого элемента И и первым входом седьмого элемента И, выходы пятого, шестого и седьмого элементов И соединены соответственно с третьим, четвертым и пятым входами элемента ИЛИ, выход которого является выходом команды устройства, первый выход первого дешифратора соединен с вторым входом пятого элемента И и с тактовым входом второго регистра, информационный выход которого соединен с вторым входом седьмого элемента И, второй выход перSU 1198525 >

   наго дешифратора соединен с тактовым входом первого регистра, информационный выход которого соединен с вторым входом шестого элемента И, третий выход первого дешифратора соединен с третьим входом второго элемента И, с третьим управляющим входом второго дешифратора, с инверсным входом четвертого элемента И, выход которого соединен со счетным входом счетчика, выход блока сравнения соединен с вторым входом третьего элемента И, выход которого соединен с входом установки в 1' D-триггера, входы команды и начальной установки устройства соединены соответственно с третьим входом пятого элемента И и с нулевым входом D-триггера, информационный вход которого соединен с шиной нуле вого потенциала устройства, выход блока постоянной памяти соединен с третьим информационным входом блока сравнения.