блока сравнени и третьим входам элементов И второй и третьей групп.block comparison and the third inputs of elements of the second and third groups.
11705131170513
а выход соединен с входом первого регистра числа.and the output is connected to the input of the first register number.
Изобретение относитс к вычислительной технике, в частности к устройствам дл контрол работы запоминающих устройств,и может быть исполь зовано в качестве технологического оборудовани при производстве оперативных запоминающих устройств. Целью изобретени вл етс повыше ние быстродействи устройства. На фиг. 1 изображена структурна схема предлагаемого устройства; на фиг. 2 - один из возможных вариантов вьтолнени блока управлени . Устройство дл контрол полупроводниковой пам ти (фиг.1) содержит триггер 1, первый элемент И 2, второ элемент ИЗ, генератор 4 импульсов, накопитель 5, первую 6 и вторую 7 группы элементов И, первый 8 и второй 9 регистры числа, первый 10 и второй 1 Т блоки сравнени , первый 12 и второй 13 коммутаторы, блок 14 управлени , формирователь 15 сигнало первый 16 и второй 17 счетчики, служащие дл подсчета числа адресов, третий счетчик 18, служащий дл подсчета числа этапов, четвертый 19 и п тый 20 счетчики, служащие дл подсчета соответственно числа обращений и числа циклов, третью группу элемен тов И 21. Устройство имеет входы 22 и 23 и выходы 24-27. Устройство такж содержит регистр 28 адреса. Блок 14 управлени (фиг.2) содержит элементы И 29-35, формирователь 36 сигналов и элемент ИЛИ 37, Условимс далее понимать следующи образом термины: режим - некотора последовательность обращений к контролируемому ЗУ дл записи или считывани с формированием заданной контрольной последовательности и определенным пор дком перебора адресов, например, Попарное считывание, Попарна запись-считывание ; исходный контрольный код - некоторьй произвольный набор 1 и О с числом разр дов, равным числу разр дов провер емого ЗУ, которьй служит исходным одом при формировании заданной онтрольной последовательности режиа; этапы - наборы однотипных опеаций , на которые может быть разбит екоторый режим проверки. Так, наример , режим Запись-считывание остоит из двух эталов: запись неоторой контрольной йоследовательости во все адреса контролируемого ассива слов и считьгоание записаной ранее информации со сравнением той же контрольной последовательостью . Рассмотрим теперь работу устройтва . Выбор контрольного режима, исходного контрольного кода, области контролируемых адресов задаётс набором соответствующего начального состо ни счетчика 18, начального контрольного кода и кода, задающего массив контролируемого слова. После установки начального состо ни (цепи установки начального состо ни на фиг. 1 не показаны), в счетчик 18, в накопитель 5 и регистры 14 и 17 ввод тс вышеуказанные коды, триггер 1, счетчики 20 и 19 устанавливаютс в начальное состо ние. После пуска устройства (подача управл ющего сигнала на вход 26) триггер 1 устанавливаетс в положение , при котором открьюаетс элемент И 2, импульсы с генератора 4 начинают поступать на формирователь 14, на котором формируетс набор сигналов с заданной длительностью и временным расположением. Сформиро- ванньй набор импульсов поступает на блок 14 управлени , на выходах которого формируютс все необходимые дл работы устройства контрол сигналы и управл ющие сигналы дл контролируемого блока пам ти Импульс обращени на контролируемьй блок пам ти поступает непосредственно с формировател 15. Импульсы счета адреса с блока 14 поступают в соответствии с режимом на первый или второй счетчики 16 и 17, код адреса с того или иного счетчика поступает через первый коммутатор 12, на выход 25 устройства контрол и чере выход 25 на вход провер емого блока пам ти и, кроме того, на элементы И 6, через которые в случае поступлени соответствующего сигнала с выхода блока 14 и разреше ни от блока 11 поступает на регист 28 и запоминаетс , с выхода накопител 5 через коммутатор 13 числова информаци поступает на входы контр лируемого блока пам ти на входы зле ментов И 7, через которые в случае поступлени соответствующего сигнал с выхода блока 14 и разрешени от блока 11 поступает на регистр 9 и запоминаетс . Прием считанных из контролируемого блока пам ти сигнал на вход 23 устройства производитс через элементы И 21, которые открыты сигналом с вькода блока 11 и соответствующими сигналами с выхода 134 блока 14, на регистр 8. Коды в регистрах 8 и 9 сравниваютс блоком 10, В случае равенства кодов устройство продолжает контроль, в случае неравенства сигнал с выхода блока 10 открьшает элемент ИЗ, через который проходит соответствующий сигнал с выхода блока 14 и устанавливает триггер 1 в положение, при котором закрьшаетс элемент И 2, устройство прекращает работу. На элементах индикации (не показанных на фиг. 1) инициируетс адрес слова, в котором произошел сбой, информаци , котора была записана ранее, и информаци , котора считана из ЗУ по указанному адресу. Таким образом, построение устройства по предлагаемой схеме позвол ет по сравнению с прототипом сохранить частоту работы анализируемой части устройства на прежнем уровне одновременно получив возможность контролировать ЗУ с большей рабочей частотой.The invention relates to computer technology, in particular, to devices for controlling the operation of memory devices, and can be used as technological equipment in the manufacture of random access memory devices. The aim of the invention is to increase the speed of the device. FIG. 1 shows a block diagram of the proposed device; in fig. 2 is one of the possible variants of the control unit. A device for controlling a semiconductor memory (Fig. 1) contains a trigger 1, the first element I 2, the second element IZ, the generator 4 pulses, the drive 5, the first 6 and the second 7 groups of elements I, the first 8 and second 9 registers of the number, the first 10 and the second 1 T comparison units, the first 12 and second 13 switches, the control block 14, the imaging unit 15, the first 16 and second 17 counters, which serve to count the number of addresses, the third counter 18, which serves to count the number of stages, the fourth 19 and fifth fifth counters that count the number of hits and numbers respectively cycles, the third group of elements and 21. The unit has inputs 22 and outputs 23 and 24-27. The device also contains a register of 28 addresses. The control unit 14 (Fig. 2) contains elements AND 29-35, a signal conditioner 36 and an element OR 37. We shall further understand the following terms: mode - a certain sequence of calls to a monitored memory for recording or reading with the formation of a given control sequence and a certain pore address busting, for example, Paired read, Paired write-read; the initial control code is some arbitrary set of 1 and O with the number of bits equal to the number of bits of the memory being checked, which serves as the initial code when forming a given control sequence mode; stages are sets of similar operations, into which some test mode can be broken. So, for example, the Record-Read mode is composed of two etalas: write some test sequence to all addresses of the assorted word and read the previously recorded information comparing the same test sequence. Consider now the operation of the device. The selection of the control mode, the initial control code, the area of monitored addresses is determined by a set of the corresponding initial state of the counter 18, the initial control code and the code defining the array of the word being monitored. After setting the initial state (the setup chain of the initial state is not shown in Fig. 1), the above codes, trigger 1, counters 20 and 19 are set to the initial state in counter 18, drive 5 and registers 14 and 17. After starting the device (supplying a control signal to input 26), trigger 1 is set to the position at which element 2 is opened, pulses from generator 4 begin to flow to driver 14, where a set of signals with a given duration and time position is formed. The formed set of pulses goes to control unit 14, the outputs of which form all the signals and control signals necessary for the monitoring device to work for the monitored memory block. The reference pulse to the monitored memory block comes directly from the driver 15. Pulses from the address block 14 according to the mode, they go to the first or second counters 16 and 17, the address code from one or another counter goes through the first switch 12, to the output 25 of the control device and through the output 25 to the input we check memory block and, moreover, elements 6 through which, in the event of the arrival of a corresponding signal from the output of block 14, and no signal from block 11 enters the register 28 and is remembered, from the output of accumulator 5 through the switch 13 the numerical information is fed to the inputs of the memory unit to the inputs of the And 7 cells, through which, in the event of the arrival of a corresponding signal, the output of the block 14 and the resolution from the block 11, goes to the register 9 and is memorized. The reception of the read out of the monitored memory block to the input device 23 is done through elements 21, which are opened by a signal from the code of block 11 and the corresponding signals from the output 134 of block 14, to register 8. Codes in registers 8 and 9 are compared by block 10, In the case of the equality of codes, the device continues to monitor, in case of inequality, the signal from the output of block 10 opens the IZ element, through which the corresponding signal passes from the output of block 14 and sets trigger 1 to the position at which And 2 is closed, the device stops cially. On the display elements (not shown in Fig. 1), the address of the word in which the failure occurred, the information that was recorded earlier, and the information that is read from the memory at the specified address is initiated. Thus, the construction of the device according to the proposed scheme makes it possible, compared to the prototype, to keep the frequency of the analyzed part of the device at the same level at the same time having the ability to control the memory with a higher operating frequency.
Фие.2Fie.2