SU1167746A1 - Система передачи информации с решающей обратной св зью - Google Patents

Abstract

1. СИСТЕМА ПЕРЕДАЧИ ИНФОРМАЩШ С РЕШАЮЩЕЙ ОБРАТНОЙ СВЯЗЬЮ, содержаща  на передающей стороне последовательно соединенные первый накопитель и первый кодер, а также последовательно соединенные блок дешифрации и блок управлени , первый и второй выходы которого подключены к управл ющим входам первого накопител  и первого кодера, причем вход блока дешифрации соединен с выходом обратного канала, а выход блока управлени   вл етс  информацирнным выходом системы, на приемной стороне - последовательно соединенные решающий блок, блок управлени  и блок формировани  сигналов обратной св зи , выход которого соединен с рходом обратного канала, а также первый декодер, вход которого объединен С . входами решающего блока и подювочен к выходу пр мого канала, и накмшг тель, к управл ющему входу которого подключен второй выход блока управлени , третий выход которого подключен к управл ющему входу первого декодера, отличающа с  тем, что, с целью увеличени  .скорости передачи информации, введены на передающей стороне последовательно соединенные коммутатор, второй накопитель , 1второй кодер и сумматор по модулю два, к второму входу которого подключен выход первого кодера, а выход сумматора по модулю два подключен к входу пр мого канала, при этом третий, четвертьй и п тый выходы блока управлени  подключены к управл ющим входам второго накопител , в-торого кодера и коммутатора, второй выход которого подключен к входу первого накопител , а вход коммутатора  вл етс  информационным входом системы, на приемной сторонёпоследовательно соединенные блок па- м ти, блок вычислени  образующего смежного класса, сумматор по модулю два,второй декодер и коммутатор, квторому входу которого подключен выход I ймА блока пам ти, при этом вькод пр мого заЛ канала подключен к входу накопител , вькод которого подключен к второму « входу сумматора по модулю два, а четвертый , п тый, тестой и седьмой вы4; ;ходы блока управлени  подключены к управл 1рщим входам блока пам ти, блока вычислени  образующего смежного класса второго декодера и коммутато- ; ра, выход которого  вл етс , выходом системы. . 2. Система по п.1, отличающа с  тем, что, с целью уменьшени  веро тности переполнени  накопител  приемной стороны, на приемной стороне введен логический блок, информационный вход которого соеди

Description

нен с выходом блока пам ти, а информационный ыход логического блока подключен к входу блока вычислени  образующего смежного класса, при это логический блок содержит объединенные по входу элемент И и три регистра сдвига, выходы которых подключены к входам мажоритарного элемента, выход которого подключен к первому зхоДу элемента ИЛИ, к второму входу

.которого подключен выход элемента И, к второму входу которого и к входам сдвига регистров сдвига подключены соответствующие выходы блока управлени , причем объединенные входы элемента И и регистров сдвига  вл ютс  информационными входами логического блока, информационным выходом которого  вл етс  выход элемента ИЛИ.

Иэобретение относитс  к технике передачи дискретной информации. Цель изобретени  - увеличение ско рости передачи информации. На фиг.1 представлена структурна  электрическа  схема системы передачи информации с решающей обратной св зь на фиг.2 - структурна  электрическа  схема приемной стороны системы передачи информации с обратной решающей св зью с логическим блоком} на фиг.З структурна  схема алгоритма работы системы передачи информации с решающей обратной св зью. Система передачи с решающей обрат ной св зью содержит на передающей стороне коммутатор 1, первый 2 и второй 3 накопители, первый 4 и второй 5 кодеры, сумматор 6 по модулю два, блоки дешифрации 7 и управлени  8,на приемной стороне - накопитель 9,решающий блок 10, первый декодер 11, блоки пам ти 12 и вычислени  обЬазующего смежного класса 13, сумматор 14 по модулю дна, второй деко .дер 15, коммутатор 16, блоки управле НИН 17 и формировани  сигналов обратной св зи 18, логический блок 19, содержащий элемент И 20, регистры .сдвига 21, 22 и 23, мажоритарный элемент 24, элемент ИЛИ 25. Функционирование устройства основано на следующих принципах. Пусть передача ведетс  некоторым линейным кодом A(n,k|, d) (с длиной кодовых комбинаций п, рассто нием dj, количеством информационных символов k() таким, что он получаетс  объединением кода В(п, kj, d) . и его смежных классов. Известно, что в этом случае и d d Выберем, например, код В с параметрами (16,5,8) - код Рида-Маллера первого пор дка, тогда код А имеет параметры (16,11,4), он образуетс  объединением смежных классов кода В, включа  нулевой. Образующа  матрица кода А дл  несистематического задани  кода имеет вид Кодирование k информационных символов с помощью кода А можно осуществить умножением вектора, состо щего из информационных символов на Gf. При этом процедура кодировани  делитс  на три операции: умножение kg информационных символов на матриДУ Gj, умножение символов на матрицу G).2 посимвольное суммирование комбинаций, полученных в результате операций Г и 2 по модулю два. Результатом первой операции  вл етс  вектор кода В(п, k , d), второй операции - вектор, представл нщи собой образующий смежного класса, ко торому принадлежит вектор кода А. Допустим, что дл  передачи от источника информации поступили k символов . На передающей стороне они кодируютс  в вектор . кода А по описанному алгоритму, причем результат операции -h запоминаетс . Сфврми рованна  кодова  комбинаци  по канал св зи поступает на приемную сторону, где провер етс  на наличие ошибок. Если ошибки отсутствуют, то информационна  часть выдаетс  получателю, ,на передающую часть посылаетс  сигна обратной св зи, обеспечивающий передачу следующих kj символов от источника . Вектор, представл ющий собой образующий смежного класса, стираетс . Если прин тый вектор содержит обнаруживаемую ошибку, то прин та  комбинаци  запоминаетс  и сигнал обратной св зи, посланный на передаю щую сторону, обеспечивает вьщачу дл  кодировани  следующих k информацион ных символов от источника. Вектор, полученный в результате их кодировани  в коде В, суммируетс  с хранимым вектором h - образующим смежного класса ранее переданного вектора. Если слово, полученное после переспроса , не содержит ошибок, то по нему однозначно определ етс  символов, переданных в предыдущем векторе а, а следовательно, и образующий смежного класса h. Сложив вектора а, и h , получаем кодовый вектор, принадлежащий коду В с рассто нием d d. Полученный вектор .можно использовать дл  исправлени  ошибок в k символах с помощью кода В. В этом случае получателю выдаетс  (kj-kj)+k2+k2 k|+k2 символов. Если после запроса получена комби наци , содержаща  обнаруживаемую ошибку, то эта комбинаци  записываетс  в накопитель и описанна  последовательность работы СПИ по сигналу запроса повтор етс . Если правильна  комбинаци  получена после двух переспросов , то получателю выдаетс  (kj-k2.),+2k2 символов, после трех переспросов - k(+3k2 символов и т.д. Если бы использовалось просто повторение вектора по запросу, 7464 получателю выдавалось бы только k символов. Если выбрать d 2d.|, то увеличение скорости происходит практически без ухудшени  помехоустойчивости, так как ошибки кратности до , обнаруживаемые кодом А, гарантировано исправл ютс  кодом с d : 2d. Система передачи информации с решающей обратной св зью работает следующим образом. По сигналу блока 8 управлени  k информационных символов поступают от источника информации через коммутатор 1 на накопители 2 и 3, причем первые символов поступают во второй накопитель 3, а следующие символов - в первый накопитель 2. В кодерах 4 и 5 происходит раздельное кодирование записанных в накопит.е- .л х 2 и 3 символов, а в сумматоре 6суммирование полученных векторов. Полученный кодовый вектор вьщаетс  в канал св зи. Наприемной стороне .прин та  комбинаци  записываетс  в 1накопитель 9 и одновременно поступает в решающий блок 1Q и в первый декодер 11. В решающем блоке 10 принимаетс  решение о наличии в прин той комбинации ошибок. В первом декодере 11 выдел ютс  k| информационных символов, которые поступают в блок 12 пам ти. Если ошибок не обнаружено, то блок 17 управлени  обеспечивает выдачу записанных в блоке 12 пам ти символов через коммутатор 16 . получателю информации. В этом случае по сигналу блока 17 управлени  блок 18 формировани  сигнала обратной св зи вьщает сигнал подтверждени  в канал обратной св зи. По сигналу подтверждени , поступившему на передающую сторону и дешифрированному в блоке 17 дейифрации сигналов обратной св зи, блок 8 управлени  выдает от источника информации следующие k( символов, обеспечивает запись их.в накопители 2 и 3, кодирование и вьщачу в канал. В случае обнаружени  ошибки прин та  комбинаци  остаетс  в накопителе 9, решающий блок 10 вьщает сигнал в блок 17 управлени , который обеспечивает вьщачу в канал обратной св зи с помощью блока 18 формировани  сигналов обратной св зи запрос. По прин тию сигнала запроса на пере-дающей стороне блок 8 управлени х обеспечивает вьщачу от источника информации следующие k символов в .первый накопитель 2 через коммутатор 1. Во втором накопителе 3 при этом сохра« ютс  прежние k,-k символов . Новые символы и записанные ранее kj-kj символы кодируютс  в кодерах 4 и 5, суммируютс  в суммато ре 6 по модулю два и поступают в канал. Если и этот вектор прин т с ошибкой , то он также запоминаетс  в накопителе 9, а на передающую сторону вновь посылаетс  запрос. По запросу на передающей стороне от источника информации принимаютс  новые kj символов , которые кодируютс , полученна  комбинаци  суммируетс  с образующим смежного класса, полученного п результате кодировани  хран 1цихс  символов и выдаетс  в канал, Описанна  процедура повтор етс  до тех пор, пока на приемной стороне решающий блок 10 не выдаст сигнал, соответствующий безошибочному приему очередного вектора. По этому сигналу блок 17 управлени  обеспечивает вь(деление информационных сигналов последнего (безошибочного ) вектора в первом декодере 11. Выделенные kj-kj символов поступают в блок 12 пам ти и затеи пыдаютс  получателю через коммутатор 16 По этим символам в блоке 13 вычислени  образующего смежного класса происходи определение образующего смежного класса путем умножени  вектора из k,-k символов на подматрицу G,,2(1) Затем все хран щиес  в накопителе 9 слова последовательно су1 мируютс  с образующим смежного класса, декодируютс  во втором декодере 15, а исправленные.информационные символы вьщаютс  через коммутатор 16 получателю информации. При суммировании содержащихс  в накопителе 9 слов с образующим смежного класса происходит перевод их в код В с рассто нием d. На второй декодер 15 поступает искаженный вектор этого кода. После исправлени  всех слов, содержащихс  в накопителе 9, в канал обратной св зи передаетс  подтверждение, и цикл повтор етс . Емкость накопител  9 выбираетс  такой, чтобы его переполнение было маловеро тным. Дл  исключени  возможного переполнени  накопител  9 при нескольких следующих подр д запросах в систему передачи информации с решающей обратной св зью на приемной стороне введен логический блок 19. При этом система дл  передачи информации с решающей обратной св зью работает следующим образом. При .поступлении векторов с обнаруженной ошибкой k(-k информационных символа записываютс  в разр дные регистры 21, 22 и 23. Если после трех передач решение о безошибочной передаче не прин то, то путем мажорировани  в мажоритарном блоке 24 определ ютс  символов и по ним образующий смежного класса, k.-kg символов через элемент ИЛИ 25 поступают получателю и на блок 13 вычислени  образующего смежного класса. Образуюший смежного класса используетс  дл  декодировани  хран щихс  в накопителе 9 комбинаций. Если после первого или второго переспроса пришел вектор не содержащий ошибки, то информаци  в регистрах 21, 22 и 23 стираетс , а блок 12 пам ти пересыпает kf-k символов через элементы И 20 и ИЛИ 25 получателю информации и на блок 13 вычислени  образующего смежного класса. Переполнение накопител  9 при этом становитс  маловеро тным .

П

4

T.

г

Hue т

ftfMy

MI/M(

UH p9lfr

Hi Wtf Ц1/11

ч L

LZJ

t

I

амща  сторона

ffpUfMHOA Cfr OpOffO

внамал ОС

Фиг. 2

Claims (2)

1. СИСТЕМА ПЕРЕДАЧИ ИНФОРМАЦИИ С РЕШАЮЩЕЙ ОБРАТНОЙ СВЯЗЬЮ, содержащая на передающей стороне последовательно соединенные первый накопитель и первый кодер, а также последовательно соединенные блок дешифрации и блок управления, первый и второй выходы которого подключены к управляющим входам первого накопителя и первого кодера, причем вход блока дешифрации соединен с выходом обратного канала, а выход блока управления является информационным выходом системы, на приемной стороне - последовательно соединенные решающий блок, блок управления и блок формирования сигналов обратной связи, выход которого соединен с уходом обратного канала, а также первый декодер, вход которого объединен с входами решающего блока и подключен к выходу прямого канала, и накопи** тель, к управляющему входу которого подключен второй выход блока · управления, третий выход которого подключен к управляющему входу первого декодера, отличающаяся тем, что, с целью увеличения скорости передачи информации, введены на передающей стороне последовательно соединенные коммутатор, второй накопитель, второй кодер и сумматор по модулю два, к второму входу которого подключен выход первого кодера, а выход сумматора по модулю два подключен к входу прямого канала, при этом третий, четвертый и пятый выходы блока управления подключены к управляющим входам второго накопите ля, второго кодера и коммутатора, второй выход которого подключен к входу первого накопителя, а вход коммутатора является информационным входом системы, на приемной сторонёпоследовательно соединенные блок памяти, блок вычисления образующего смежного класса, сумматор по модулю два,второй декодер и коммутатор, к второму входу которого подключен выход J блока памяти, при этом выход прямогд' канала подключен к входу накопителя, выход которого подключен к второму входу сумматора по модулю два, а четвертый, пятый, шестой и седьмой выводы блока управления подключены к управляющим входам блока памяти, блока вычисления образующего смежного класса второго декодера и коммутато- , ра, выход которого является, выходом' системы.

2. Система по п.1, о т ли ч ающ а я с я тем, что, с целью умень- шения вероятности переполнения накопителя приемной стороны, на приемной стороне введен логический блок, информационный вход которого соеди- нен с выходом блока памяти, а информационный выход логического блока подключен к входу блока вычисления образующего смежного класса, при этом^ логический блок содержит объединенные по входу элемент И и три регистра сдвига, выходы которых подключены к входам мажоритарного элемента, выход которого подключен к первому зхоДу элемента ИЛИ, к второму входу .которого подключен выход элемента 'и, к второму входу которого и к входам сдвига регистров сдвига подключены соответствующие выходы блока управления, причем объединенные входы элемента И и регистров сдвига являются информационными входами логического блока, информационным выходом которого является выход элемента ИЛИ.