елate
со 111 Изобретение относитс к анапого цифровым преобразовател м и может быть использовано в технике физичес кого эксперимента, в частности в де ной электронике, а также в вычисли-. тельной технике, гидролокации, радио локации и технике св зи. Известно устройство аналого-цифр.о вого преобразовани , содержащее два параллельных аналого-цифровых преоб разовател (АЮТ), цифрйаналоговый пр образователь (UAITI и блок аналогового вычитани 03 Недостаток; такого устройства мала точность преобразовани , Наиболее близким по технической сущности к предлагаемому вл етс двухступенчатьй аналого-цифровой преобразователь, содержащий параллельный АЦП, блок аналогового вычи- тани , последовательный АДП, коммутатор , бдок пам ти и сумматор,выход которого соединены с выходной шиной, первые входы с выходом блока пам т а вторые входы :- с выходами последонательного АЦП и первыми входами блока пам ти, вторые входы которого соединены с первыми выходами коммута тора, вторые выходы которого соедине ны с первыми входами цифроаналоговог коммутатора и первым входом последовательного АЩ1| второй в.ход которого соединен -с выходом аналогового вычитател , первый вход которого соедине с входной шиной и входом параллельного АЩ1,а второй вход -с выходом ДАЛ, . входы которого соединены с вы ходами параллельного АЦП и первыми входами коммутатора , вторые входы ко торого соединены с шинами эталонного кода 2J. Недостаток этого устройства - невысока точность коррекции погрешностей двухступенчатого АЦП в целом. так как коррекции подвергаютс тольк погрешности ЦАП, Погрешности параллельного АЦП, блока аналогового вычнтани -и последовательного АЦП в этом устройстве не могут быть скорректированы и про вл ютс на выходе устройства. Целью изобретени вл етс повышение точности преобразовани . Поставленна цель достигаетс тем что в двухступенчатый аналого-цифровой преобразователь,содержащий параллельный АЦП, выходы которого через пер- вьШ иди соединены с первым входом блока 12 аналогового вычитани ,второй вход которого подключен к входу параллельного АЦП, а выход - к входу последовательного АЦП, выходы которого соединены с первыми адресными входами блока пам ти, введены аналоговый переключатель и второй ДАЛ, входы которого подключены к шинам эталонного кода и входам записи блока пам ти, а выход - к первому входу аналогового переключател , второй вход которого соединен с шиной входного сигнала, а выход - с входом параллельного АШ, при этом вторые адресные входы блока пам ти подключены к выходам параллельного ДЦП, а выходы - к шинам выходного кода. На черте)ке представлена функциональна схема двухступенчатого АЦП. Устройство содержит параллельный АЦП 1, первый 1ДАП 2, блок 3 аналогового вычитани , аналоговый переключатель 4, последовательный АЦП 5, блок 6 пам ти, шина 7 входного сигнала, второй ЦАП 8, шины 9 эталонного кода , шины 10 выходного кода, Выходы АЦП с разр дностью,N1 через первый ЦАП 2, разр дность которого также равна N1, соединены с входом) блока 3 аналогового вычитани , второй вход которого подключен к входу параллельного МЩ 1 и одновременно к выходу аналогового переключател 4, выход блока 3 аналогового . вычитани соединен с входом последовательного АЦП 5 разр дностью N2, выходы которого соединены с первыми ад- ресньгми входами блока 6 пам ти, его вторые адресные входы соединены с выходами параллельного АЦП 1, первый вход аналогового переключател 4 соединен с шиной 7 входного .сигнала,а второй его, вход - с выходом второго ЦАП 8, имеющего разр дность N3 N1 « N2 + , причем его входы соединены , с шинами 9 эталонного кода и . входами записи блока 6 пам ти, выходы которого подключены к шинам 10, выходно о кода двухступенчатого АЦП, Двухступенчатый АЦП работает следующим образом. В режиме калибровки с шин 9 эталонного кода кодовые слова по .тупают на входы ..второго. ЦАП 8, выходное напр жение к.оторого через аналоговый переключатель 4 поступает на вход параллельного АШ1 I и одновременно на вход блока 3 аналогового 1«ычитани , в котором вьщел етс разность выходных напр жений второго ЦАП 8 н первого ЦАП 2, причем выходное на пр жение первого ЦАП 2 вл етс аналоговым эквивалентом цифрового слова поступившего на него с параллельного АЦП 1.. Разность выходных напр жений втор го ЦАП 8 и первого ЦАП 2 кодируетс последовательным АЦП 5 и в качестве кодов младших разр дов поступает на первые адресные входы блока 6 пам ти На вторые адресные входы блока 6 па м ти в качестве кодов старших .разр дов поступает цифровое слово с выходов параллельного АЦП 1, Одновременно на входы записи блок 6 пам ти поступают кодовые слова эта лонного кода. Запись .этих кодовых слов по установленному адресу происходит сразу же после изменени состо ни младшего разр да поа1едова тельного АЦП 5, Таким образом, двухступенчатый АЦ в целом калибруетс точным ЦАП 8. /Та ка калибровка проводитс периодичес ки во врем .работы, чтобы учесть не только неточность отдельных элементов , но и их температурную нестабильность , причем быстродействие вто рого ЦАП 8 может бьпь существенно ни же быстродействи преобразовател в целом, что значительно облегчает его разработку. В. рабочем режиме сигнал с шины 7 входного сигнала через аналоговый переключатель 4 поступает одновремен но на вход параллельного АЦП 1 и на второй вход блока 3 аналогового вычитани , в котором выдел етс разность входного сигнала и выходного напр жени первого ЦАП 2, Это выходное напр жение вл етс аналоговым эквивалентом цифр)ового слова, поступающего на первый ЦАП 2 с параплельного АЦП К Сигнал с выхода блока 3 аналогового вычитани кодируетс пос&едовательным АЦП 5 и поступает на первый адресный вход блока 6 пам ти в качестве кодов младших разр дов. На вторые адресные входы блока 6 пам ти в качестве кодов старших разр дов поступает цифровое слово с выходов параллельного АЦП I. Цифровое слово с в{ гходов считывани блока 6 пам ти вл етс выходным сигналом двухступенчатого АЦП и поступает на шины выходно-, го кода 10. . Технико-экономический эффект заключаетс в том, что в рабочем режиме в качестве выходного кода используетс его более точный эквивапент. определенный в режиме калибровки. Это позвол ет уменьшить нелинейность преобразовател до уровн младшего разр да второго ЦАП 8, т.е. до половины младшего разр да АЦП в целом. Например, если разр дность двухступенчатого АЦП равна 12, второй ЦАЛ 8 должен иметь 13 разр дов, нелинейность АЦП в целом в этом случае не превышает 0,012%, в то врем как двухсту пенчатый АЦП той же разр дности с корректировкой только .характеристи ки .1ДАП имеет нелинейность 3%.Co 111 The invention relates to digital converters and can be used in the technique of a physical experiment, in particular in the design of electronics, as well as in computing. technology, sonar, radio location and communication technology. An analog-to-digital conversion device is known, which contains two parallel analog-to-digital converters (AUT), a digital analog device (UAITI and an analog subtraction unit 03 Disadvantage; such a device has a low conversion accuracy. The closest to the proposed invention is a two-step An analog-to-digital converter containing a parallel ADC, an analog subtraction unit, a serial ADP, a switch, a memory booster and an adder, the output of which is connected to the output bus, inputs with memory output; second inputs: - with the outputs of the subsequent ADC and the first inputs of the memory, the second inputs of which are connected to the first outputs of the switch, the second outputs of which are connected to the first inputs of the digital-analogue switch and the first input of the AShch1 | The input of which is connected to the output of the analog subtractor, the first input of which is connected to the input bus and the input of the parallel AShch1, and the second input to the output of the DAL,. the inputs of which are connected to the outputs of the parallel ADC and the first inputs of the switch, the second inputs of which are connected to the buses of the reference code 2J. The disadvantage of this device is the low accuracy of the correction of errors of the two-stage ADC as a whole. Since the corrections are only the errors of the DAC, the errors of the parallel ADC, the analog VC unit and the serial ADC in this device cannot be corrected and appear at the output of the device. The aim of the invention is to improve the accuracy of the conversion. The goal is achieved by the fact that a two-stage analog-to-digital converter contains a parallel ADC, the outputs of which through the first go are connected to the first input of analog subtraction unit 12, the second input of which is connected to the input of the parallel ADC, and the output which are connected to the first address inputs of the memory block, an analog switch and a second GAL are entered, the inputs of which are connected to the reference code buses and the write inputs of the memory block, and the output to the first analog input th switch, the second input of which is connected to the input bus and the output - to the input of parallel DB, wherein the second address inputs of the memory unit are connected to the outputs of the parallel ICP and outputs - to the output code tires. In the drawing, the diagram shows a functional diagram of a two-stage ADC. The device contains a parallel ADC 1, the first 1DAP 2, the analog subtraction unit 3, the analog switch 4, the serial ADC 5, the memory block 6, the input signal bus 7, the second DAC 8, the reference code bus 9, the output code bus 10, the ADC outputs N1 is connected to the input of analog subtraction unit 3, the second input of which is connected to the input of the parallel MS and 1 to the output of the analog switch 4, the output of the analog 3. The subtraction is connected to the input of a serial ADC 5 of N2 size, the outputs of which are connected to the first address inputs of memory block 6, its second address inputs are connected to the outputs of parallel ADC 1, the first input of the analog switch 4 is connected to the bus 7 of the input signal, and its second, input, with the output of the second D / A converter 8, having a width of N3 N1 «N2 +, and its inputs are connected, with tires 9 of the reference code and. the recording inputs of memory block 6, the outputs of which are connected to tires 10, the output of a two-stage ADC code, a two-stage ADC operates as follows. In the calibration mode with the tires 9 of the reference code, the code words go to the inputs of the second one. The DAC 8, the output voltage of which through the analog switch 4 is fed to the input of the parallel ASH1 I and simultaneously to the input of the analog 1 1 reading unit 3, in which the difference of the output voltages of the second DAC 8 n of the first DAC 2, and the output to the right The first DAC 2 is the analog equivalent of a digital word received from a parallel A / D converter 1. The difference between the output voltages of the second D / A converter 8 and the first D / A converter 2 is encoded by the consecutive A / D converter 5 and as the least significant codes goes to the first address inputs of the block 6 memories To the second address inputs of the 6-m block, the digital word from the outputs of the parallel A / D converter 1 is received as the higher-order codes. At the same time, the code-code words are received at the recording inputs of the memory block 6. Writing these code words at the specified address occurs immediately after changing the state of the lower order bit of the sequential ADC 5. Thus, the two-stage AD as a whole is calibrated with an exact DAC 8. / This calibration is carried out periodically during operation. Only the inaccuracy of individual elements, but also their temperature instability, and the speed of the second DAC 8 can be significantly lower than the speed of the converter as a whole, which greatly facilitates its development. In the operating mode, the signal from the bus 7 of the input signal through the analog switch 4 is simultaneously fed to the input of the parallel A / D converter 1 and to the second input of the analog subtraction unit 3, in which the difference between the input signal and the output voltage of the first DAC 2 is allocated. This is the output voltage is the analog equivalent of the digit of the word input to the first DAC 2 from the parapel ADC. The signal from the output of analog subtraction unit 3 is encoded by the amp & ADC 5 and fed to the first address input of memory 6 as codes minor bits A digital word from the outputs of parallel ADC I is fed to the second address inputs of memory block 6 as high-order codes. The digital word from memory {memory reads of memory block 6 is the output of a two-step ADC and goes to output code 10 buses . The technical and economic effect is that in the operating mode, its more accurate equivalents are used as the output code. defined in calibration mode. This makes it possible to reduce the nonlinearity of the converter to the level of the lower bit of the second DAC 8, i.e. up to half the youngest bit of the ADC as a whole. For example, if the two-stage ADC bit is 12, the second DSL 8 must have 13 bits, the nonlinearity of the ADC as a whole in this case does not exceed 0.012%, while the two-sided ADC of the same bit, with only a one-character correction. has a nonlinearity of 3%.