SU1156087A1 - Устройство обработки дискретной информации - Google Patents

Abstract

1. УСТРОЙСТВО ОБРАБОТКИ ДИСК РЕТНОЙ ИНФОРМАЦИИ, содержащее, три процессора и N мажоритарных элементов , отличающеес  тем, что, с целью повьшени  надежности св зи с абонентом, оно содержит четыре магистральных усилител , элемент НЕ, блок контрол  и блок синхронизации , причем информационные вхо ды - выходы четырех магистральных усилителей подключены соответственно к информационным входам-выходам трех процессоров и устройства,информационные входы первого, второго и третьего магистральных; усилителей подключены к выходу четвёртого магистрального усилител , а i-е разр ды информационных выходов j-го магистрального усилител  (, j- разр дность информации, ) подключены к I -м входам 1 -го мажоритарного элемента , выходы N мажоритарных элементов объединены и подключены к информационному входу четвертого магистрального усилител , группы управл ющих выходов трех процессоров подключены соответственно к трем группам входом блока синхронизации , группа выходов которого подключена к группе управл ющих выходов устройства, первьш выход блока синхронизации подключен к первому управл ющему входу четвертого магистрального усилител , второй управл ющий вход которого соединен с вторым выходом блока cинxpoнизa p и, с выходом элемента НЕ и с первыми управл ющими входами первого, второго : и третьего магистральных усилителей , вторые управл юи91е входы которых подключены к выходу элемента НЕ, информационные выходы первого, второго и третьего магистральных усилителей подключены соответственно к первому, второму и третьему входам блока контрол , первый, второй, треOf ) тий выходы которого подключены соотс ветственно к входам количества сбоев трех процессоров, четвертый выход блока контрол  подключен к первому входу блока синхронизации, второй вход которого соединен с входом конца обмена устройства, приCf| чем блок контрол  содержит группу ф дешифраторов, три элемента ИЛИ, элемент НЕ, три счетчика и мажоритарный элемент, при этом V -и ; ЭФ разр д J -го входа блока к;онтроЧ л  подключен к J-му входу -го дешифратора группы, J-е выходы дешифраторов группы объединены и подключены к входам j-ro элемента ИЛИ, выход которого подключен к j-му входу мажоритарного элемента и к счетному входу j- го счетчика, выход которого подключен к j-му выходу блока контрол , выход мажоритарного элемента через элемент НЕ подключен к четвертому вы ходу блока контрол .

Description

2. Устройство по п.1, отличающеес  тем, что блок синхронизации содержит К групп элементов задержек (К - разр дность группы управл ющих выходов), группу из К мажоритарных элементов, э.пемент И-НЕ элемент ИЛИ-НЕ и формирователь импульса , выход которого соединен с первым входом элемента НЛИ-НЕ, выход которого соединен с первым входом элемента , второй вход которого подключен к первому входу блока, выход элемента И-НЕ подключен к первом выходу блока, 2, -и разр д j-и группы входов (, j ) блока подключен к первому входу j-го элемента задержки t- и группы, вторые входы элементов задержки К групп объединены и подключены к второму входу блока, выход J -го элемента задержки Ь-й группы подключен к J-My входу -го мажоритарного элемента группы, выход которого подключен к -му разр ду группы выходов блока, выходы первого и второго мажоритарных элементов группы соединены соответственно с входом формировател  импульса и вто- рым входом элемента ИЛИ-НЕ.

Изобретение относитс  к вычислительной технике и может быть использовано в качестве главного центрального процессора многомашинных комплексов .

Цель изобретени  - повышение надежности св зи с внешними устройствами .

На фиг. 1 приведена функциональна  схема устройства обработки дискретной информации; на фиг. 2 - функциональна  схема блока контрол  (БК) на фиг. 3 - функциональна  схема блока синхронизации (БС).

Устройство (фиг. 1) содержит процессоры 1-3, мажоритарные элементы 4 блок 5 синхронизации, магистральные усилители 6-9, элемент НЕ 10, блок 1 контрол , вход 12 устройства.

Блок 11 контрол  (фиг. 2) содержит группу дешифраторов 13 элементы ИЛИ 14-16, элемент НЕ 17, счетчик

18-20,-мажоритарный элемент 21.

Блок 5 синхронизации (фиг. 3) содержит К групп элементов задержки 22 элемент И-НЕ 23, элемент ИЛИ-НЕ 24. формирователь 25 импульса, группу из К мажоритарных элементов 26.

Устройство работает следуюпртм образом.

В исходном состо нии первый, второй и третий магистральные усилители 6-8 наход тс  в режиме Ввод, а четвертый 9 - в закрытом состо нии На первые управл ющие входы поступает сигнал лог. О с выхода элемета НЕ 10. По информационным шинам каждого J-го процессора () передаютс  информационные сигналы адреса , которые поступают на входывыходы первого, второго, третьего усилител  6-8. С их выходом информационные сигналы адреса поступают на J-е () входы и на 1-е ( входы каждой j-й группь ( 1-3) блока 11. С -X выходов () информационные сигналы адреса поступают на информационные входы четвертого усилител  9. При равенстве не менее двух групп информационных сигналов адреса на четвертом выходе блока 11 формируетс  сигнал лог. 1 который поступает на второй вход элемента И-НЕ 23, который  вл етс  первым входом блока 12. Синхронизаци  передачи адреса осуществл етс  первыми управл ющими сигналами, поступающими по первым выходным управл ющим шинам каждого процессора (1-3).

При поступлении не менее двух управл ющих сигналов на вход элемента 26-1 на его выходе формируетс  сигнал лог. О, по переднему фронту которого формирователь 25 передает сигнал лог. О, поступающий на первый вход элемента РШИ-НЕ 24. На выходе элемента ИЛИ-НЕ 24 формируетс  сигнал лог. 1 и поступает на первьй вход элемента И-НЕ 23. 31 Если на втором входе элемента И-НЕ 2 присутствует сигнал лог, 1, то на его выходе формируетс  сигнал лог. О, который поступает на первый управл ющий вход усилител  9 и разрешает передачу информационных сигналов адреса в унифицированную магистраль системы. По окончании передачи адреса усилитель 9 возвращаетс  в исходное состо ние. Аналогичным образом осуществл етс  передача информационных сигналов данных, которые синхронизируютс  вторым управл ющим сигналом, пос тупающим на вторые выходные управл  ющие шины каждого -го процессора (j 1-3), на входы элементов-26-2. С его выхода сигнал лог. О поступает на второй вход элемента ИЛИ-НЕ 24. Ввод информационных сигналов в (-е процессоры () синхронизиру етс  третьим управл ющим сигналом, поступающим по третьим выходным управл ющим шинам каждого -го процессора (). При поступлении не менее двух третьих управл ющих сигнало . на вход элемента 26-3 на его выходе формируетс  сигнал лог. О, который поступает на вход элемента НЕ 10, вт рой управл ющий вход усилител  9 и первые управл ющие входы усилителей 6-8. Усилитель D устанавливаетс  в режим Ввод, а усилители 6-8 - в р жим Вывод. Информационные .сигналы с выхода усилител  9 поступают на и формационные входы усилителей 6-8 и на входные информационные шины j-X процессоров ). Блок 1Т работает следующим обра зом. 7 На соответствую(аие j-е входы () дешифраторов 13 пост.упают j-e группы () инфорК{ циоиных сигналов (по информационных сигналов (V) в каждой группе). При искажении информации в -м процессоре () сигналы лог. Г формируютс  на первых и шестых выходах дешифраторов 13, которые поступают на входы элемента ИЛИ 1А. При искажении информации в () процессоре сигналы лог. Г формируютс  на вторых и п тых выходах дешифраторов 13, которые поступают на входы элемента ИЛИ 15. При искажении информации в J-M процессоре (3) сигналы лог.Г формируютс  на третьих и четвертых выходах дешифраторов 13, которые поступают на входы элементов ШШ 16. Каждый случай искажени  информации в J-м микропроцессоре ((1-3) фиксируетс  соответственно в первом, втором и третьем двоичных счетчиках 18-20. При переполнении двоичных счетчиков формируютс  j-е управл ющие сигналы, по которым соответствующие j-e процессоры (j 1,2,3) устанавливаютс  в режим работы с пульта (т.е. останавливаютс ). Продолжение его работы осуществл етс  после устранени  неисправности по команде оператора. В случае искажени  информации в двух и более процессорах (1-3) с выхода элемента 21 формируетс  сигнал лог. 1, который инвертируетс  элементом НЕ 17 и поступает- на вход элемента И-НЕ 23, который формирует сигнал лог. 1, запрещающий передачу информации с выхода делител  9 в информационные шины унифицированной магистрали.

Магистраль системы

Claims (2)

1. УСТРОЙСТВО ОБРАБОТКИ ДИСКРЕТНОЙ ИНФОРМАЦИИ, содержащее, три процессора и N мажоритарных элементов, отличающееся тем, что, с целью повышения надежности связи с абонентом, оно содержит четыре магистральных усилителя, элемент НЕ, блок контроля и блок синхронизации, причем информационные входы - выходы четырех магистральных усилителей подключены соответственно к информационным входам-выходам трех процессоров и устройства,информационные входы первого, второго и третьего магистральных: усилителей подключены к выходу четвёртого магистрального усилителя, а < -е разряды информационных выходов j-го магистрального усилителя (i=1-/V, j - разрядность информации, j=1-3) подключены к j—м входам ί-го мажоритарного элемента, выходы N мажоритарных элементов объединены и подключены к информационному входу четвертого магистрального усилителя, группы управляющих выходов трех процессоров подключены соответственно к трем группам входом блока синхронизации, группа выходов которого подключена к группе управляющих выходов устройства, первый выход блока синхронизации подключен к первому управляющему входу четвертого магистрального усилителя, второй управляющий вход которого соединен с вторым выходом блока синхронизации, с выходом элемента НЕ и с первыми управляющими входами первого, второго : и третьего магистральных усилителей, вторые управляющие входы которых подключены к выходу элемента НЕ, информационные выходы первого, второго и третьего магистральных усилителей подключены соответственно к первому, второму и третьему входам блока Контроля, первый, второй, третий выходы которого подключены соответственно к входам количества сбоев трех процессоров, четвертый выход блока контроля подключен к первому входу блока синхронизации, второй вход которого соединен с входом конца обмена устройства, причем блок контроля содержит группу дешифраторов, три элемента ИЛИ, элемент НЕ, три счетчика и мажоритарный элемент, при этом ΐ -й : разряд J -го входа блока контроля подключен к J-му входу ί -го дешифратора группы, j-е выходы дешифраторов группы объединены и подключены к входам j—го элемента ИЛИ, выход которого подключен к j-му входу мажоритарного элемента и к счетному входу j-rro счетчика, выход которого подклю. чен к j-му выходу блока контроля, выход мажоритарного' элемента через • элемент НЕ подключен к четвертому вы* ходу блока контроля.

2. Устройство по п.^отличающееся тем, что блок синхронизации содержит К групп элементов задержек (К - разрядность группы управляющих выходов), группу из К мажоритарных элементов, элемент И-НЕ, элемент ИЛИ-HE и формирователь импульса, выход которого соединен с первым входом элемента ИЛИ-НЕ, выход которого соединен с первым входом элемента И-НЕ, второй вход которого подключен к первому входу блока, выход элемента И-НЕ подключен к первому выходу блока, I -й разряд j -й группы входов (,t=1-K, j=1-3) блока подключен к первому входу j-го элемента задержки I- й группы, вторые входы элементов задержки К групп объединены и подключены к второму входу блока, выход j -го элемента задержки С-й группы подключен к j-му входу £-го мажоритарного элемента группы, выход которого подключен к £-му разряду группы выходов блока, выходы первого и второго мажоритарных элементов группы соединены соответственно с входом формирователя импульса и вто-» рым входом элемента ИЛИ-HE.