SU1133680A1

SU1133680A1 - Addressing-switching device

Info

Publication number: SU1133680A1
Application number: SU833588578A
Authority: SU
Inventors: Дмитрий Витальевич Паниткин; Вячеслав Михайлович Попов
Original assignee: Предприятие П/Я А-3821
Priority date: 1983-05-06
Filing date: 1983-05-06
Publication date: 1985-01-07

Abstract

АДРЕСНО-КОММУТАЦИОННОЕ УСТРОЙСТВО , содержащее накопитель, выходной распределитель и последовательно соединенные блок сигналов опорной частоты и входной распределитель , а в каждом коммутируемом канале - последовательно соединенные входной регистр и входной ключ, выходной ключ, счетчик состо ний, блок и генератор одиночного импудьса, при этом управл ющий вход входного ключа соединен с соответствующим выходом.входного распределител , вькод накопител соединен с сигнальным входом вькодного ключа соответствующего коммутируемого канала и входом генератора одиночного импульса, выход которого соединен с информационным входом счетчика состо ний , к выходу которого подключен первьй вход рещающего блока, второй вход которого соединен с соответствз щим выходом выходного распределител , к входу которого подключен первый выход решающего блока, второй выход которого соединен с управл ющими входами счетчика состо ний и выходного ключа, отличающеес тем, что, с целью повышени пропускной способности, в него введены общие дл нсех коммутируемых каналов первый и второй блоки пам ти, буферный регистр, мультиплексор, счетчик адресов, дещифратор и элемент И, а в каждьш коммутируемый канал -ключ.пам ти, причем выход входного ключа соединен с входом буферного регистра, информационный выход которого соединен с информационным входом ключа пам ти, управл ющий вход которого соединен с входом пр мого счета счетчика состо ний и с соответствзтощим выходом дешифратора, адресный вход первого блока пам ти соединен с первым выходом буферного регистра, второй выход кото1эого сое§ динен с управл ющим входом мультиплексора и первым управл ющим за (Л писью входом второго блока пам ти, третий выход буферного регистра соединен с управл ющим записью входом первого блока пам ти и вторым управл ющим записью входом второго блока пам ти, инверсный вькод которого соединен с управл ющим входом 00 С«9 дешифратора, выход ключа пам ти соединен с информационным входом накопиat ) тел , пр мой выход второго блока па00 м ти соединен с первым входом элемента И, выход которого соединен с входом счетчика адресов, которого соединен с информационным входом первого блока пам ти и первым входом мультипле.ксора, второй вход которого соединен с выходом первого блока пам ти и входом дешифратора , выход мультиплексора соединен с информационным входом второго блока пам ти, второй вход элемента И соединен с выходом блока сигналов опорной частоты.ADDRESS-SWITCHING DEVICE containing a storage device, an output distributor and serially connected reference frequency signal block and an input distributor, and in each switched channel - serially connected input register and input key, output key, state counter, block and generator of a single impedance, the control input of the input key is connected to the corresponding output of the input distributor, the drive's code is connected to the signal input of the output key of the corresponding switchable the channel and the generator input of a single pulse, the output of which is connected to the information input of the state counter, to the output of which the first input of the deciding unit is connected, the second input of which is connected to the corresponding output of the output distributor, to the input of which the first output of the decision block is connected, the second output of which is connected with the control inputs of the state counter and the output key, characterized in that, in order to increase the capacity, the first and common for all switched channels are introduced into it the second memory blocks, the buffer register, the multiplexer, the address counter, the decryptor and the AND element, and in each switched channel, the key, and the output of the input key is connected to the input of the buffer register, the information output of which is connected to the information input of the memory key, the control input of which is connected to the input of the direct counting of the state counter and with the corresponding output of the decoder, the address input of the first memory block is connected to the first output of the buffer register, the second output of which is connected to the control input house of the multiplexer and the first control input (L input of the second memory block, the third output of the buffer register is connected to the control record input of the first memory block and the second control record input of the second memory block, inverse of which is connected to control input 00 With "9 decoder, the output of the memory key is connected to the information input of the accumulation body), the direct output of the second block is connected to the first input of the element I, the output of which is connected to the input of the address counter, which is connected to the information input the house of the first memory block and the first multiplex input, the second input of which is connected to the output of the first memory block and the decoder input, the multiplexer output is connected to the information input of the second memory block, the second input of the AND element is connected to the output of the reference signal block.

Description

Изобретение относитс к технике св зи и может быть использовано в узлах коммутации телеграфных каналов повьшенной пропускной способнос .ти. Известно адресно-коммутационное устройство, содержащее входные регистры , входы которых соединены с соответствующими вход щими адресно информационными магистрал ми, выходные регистры, выходы которых соединены с соответствующими исход щими адресно-информационными магистрал ми распределитель тактов, выходы которого подключены к управл ющим входам соответствующих входных регистров, дешифратор и блоки пам ти, при этом вьпсоды всех входных регистров объединены и подключены к .входу дешифратора и входам блоков пам ти, выходы которых соединены с входами соответствующих выходных регистров,-причем выходы дешифратора соединены с управ л ющими входами соответствующих блоков пам ти Л . Недостатком устройства вл етс низка пропускна способность, св занна с необходимостью передачи по каналу св зи, кроме данных информации , адресов входной и выходной маги стралей . Наиболее, близким к изобретению вл етс адресно-коммутационное устройство , содержащее накопитель, выходной распределитель и последовательно соединенные блок сигналов iопорной частоты и входной распредели тель, а в каждом коммутируемом канале - последовательно соединенные входной регистр и входной ключ, выходной ключ, счетчик состо ний, решающий блок и генератор одиночног импульса, при этом управл ющий вход входного ключа соединен с соответст вующим выходом входного распределител , выход накопител соединен с сигнальным входом выходного ключа соответствующего коммутируемого кана ла и входом генератора одиночного импульса, выход которого соединен с информационным входом счетчика сос то ний, к выходу которого подключен первый вход решающего блока, второй вход которого соединен с соответствующим выходом выходного распределител , к входу которого подключен пер вый выход решающего блока, второй выход которого соединен с управл ющи ми входами счетчика состо нии и выходного ключа 2j . Недостаток известного устройства - низка пропускна способность, св занна с невозможностью передачи по .одной адресно-информационной магистрали информации от нескольких источников. Цель изобретени - повьш1ение пропускной способности. Дл достижени цели в адресно-коммутационное устройство, содержащее накопитель, выходной распределитель и последовательно соединенные блок сигналов опорной частоты и входной распределитель, а в каждом коммутируемом канале - последовательно соединенные входной регистр и входной ключ, выходной ключ, счетчик состо ний , решающий блок и генератор одиночного импульса, при этом управл ющий вход входного ключа соединен с соответствующим выходом входногораспределител , выход накопител соединен с сигнальным входом выходного ключа соответствующего коммутируемого канала и входом генерато а одиночного импульса, выход которого соединен с информационным входом счетчика состо ний, к выходу которого подключен первый вход решающего блока, второй вход которого соединен с соответствующим выходом выходного рас- . пределител , к входу которого подключен первый выход решающего блока, второй выход которого соединен с управл ющими входами счетчика состо ний и выходного ключа, введены общие дл всех коммутируемых каналов первый и второй блоки пам ти, буферный регистр, мультиплексор, счетчик адресов, дешифратор и элемент И, а в каждый коммутируемый канал - ключ пам ти, причем выход входного ключа соединен с входом буферного регистра , информационный выход которого соединен с информационным входом ключа пам ти, управл ющий вход которого соединен с входом пр мого счета счетчика состо ний и с соответствующим выходом дешифратора, адресный вход первого блока пам ти соединен с первым, вькодом буферного регистра, второй выход которого соединен с управл ющим входом мультиплексора и первым управл ющим записью входом второго блока пам ти, третий выход буферного регистра соединен с управ311 л ющим записью входом первого блока пам ти и вторым управл ющим записью входом второго блока пам ти, инверсный выхо которого соединен с управл ющим входом дешифратора, выход клю ча пам ти соединен с информационным входом накопител , пр мой выход второго блока пам ти соединен с первым входом элемента И, выход которого соединен с входом счетчика адресов, выход которого соединен с информационным входом первого блока пам ти и первым входом мультиплексора, второй вход которого соединен с выходом пер вого блока пам ти, и входом дешифратора , выход мультиплексора соединен с информационным входом второго блока пам ти, второй вход элемента И соединен с выходом блока сигналов опорной частоты. На чертеже представлена структурна электрическа схема предлагаемого адресно-коммутационного устройства . Устройство содержит накопитель 1 выходной распределитель 2, блок 3 сигналов опорной частоты, входной распределитель 4, входной регистр 5 входной ключ 6, выходной ключ 7, счетчик 8 состо ний, решающий блок 9 генератор 10 одиночного импульса, буферный регистр 11, элемент И t2, счетчик 13 адресов, дешифратор 14, первый блок 15 пам ти, мультиплексор 16, второй блок 17 пам ти и ключ 18 пам ти. Устройство работает следующим образом. Информаци от М источников по N адресно-информационным магистрал м () поступает на входные регистры 5 . Входной распределитель 4 по сигналам блока 3 подключает входные регистры 5 через входные ключи 6 к буферному регистру 11. При подключении i-ro входного регистра 5 (где ) на вькоде буферного регистра 11 по вл етс информационное слово, состо щее из адресной части, в которой закодирован К-й номер источника информации (где ), собственно информационной части и служебной информации, содержащей признаки начала работы источника Начало информации и ее конца Конец информации (наличие или отсутст вие логической единицы на соответствующих разр дах адресно-информационного слова). При этом адресна часть поступает на адресные входы первого блока 15 пам ти, информационна часть - на вход ключей 18, признак Начало информации, - на управл ющий записью вход первого блока 15 пам ти и управл ющий записью единицы вход второго блока 17 пам ти, признак Конец информации - на управл ющий вход мультиплексора 16 и . управл ющийзаписью нул вход второго блока 17 пам ти. Перед началом работы накопитель 1, первый блок 15 пам ти и второй блок 17 пам ти обнул ютс , а на счетчике 13 выставл етс начальный код, равный единице, поэтому на пр мом выходе второго блока 17 пам ти присутствует логический ноль, запрещающий прохождение сигналов опорной частоты через элемент И 12 на счетчик 13, число на выходе которого вл етс адресом первой свободной зоньпам ти накопител 1 и поступает на входную информационную шину первого блока 15 пам ти. При по влении на выходе буферного регистра 11 признака Начало информации в первый блок 15 пам ти по адресу, вл ющемус номером начавшего работать источника информации, записываетс показание счетчика 13, а затем оно из первого блока 15 пам ти поступает на дешифратор 14, на управл ющем входе которого находитс логическа единица с инверсного выхода второго блока 17 пам ти, разрешающа дешифрацию. Сигнал с выхода дешифратора 14 поступает на соответствующий ключ 18 и открывает его дл прохождени информационной части с буферного регистра 11 в свободную зону пам ти буферного регистра 11. Кроме того, признак Начало информации производит запись во второй блок 17 пам ти логической единицы, означающей, что зона с данным адресом в накопителе 1 зан та под прием информации. По вивша с в результате этого на выходе второго блока 17 пам ти логическа единица поступает на элемент И 12, разреша прохождение сигналов опорной частоты на счетчик 13, который производит перебор адресов на входе второго блока 17 пам ти через мультиплексор 16, до по влени на пр мом выходе второго блока 17 пам ти логического нул , закрывающего t элемент И 12. Наличие логического нул в j-й чейке пам ти второго блока 17 пам ти, где , означает, что j- зона пам ти в накопителе 1 свободна дл приема информации от нового источника, В случае начала работы такого источника на выходе буферного регистра 11 .по вл етс признак Начало информации и описан-Ю доз The invention relates to communication technology and can be used in the switching nodes of the telegraph channels of increased bandwidth. An address switching device is known that contains input registers whose inputs are connected to corresponding incoming address information lines, output registers whose outputs are connected to corresponding outgoing address information lines, a clock distributor, which outputs are connected to control inputs of the corresponding input registers. , the decoder and the memory blocks, while the output codes of all input registers are combined and connected to the input of the decoder and the inputs of the memory blocks whose outputs connected to the inputs of the corresponding output registers; in this case, the outputs of the decoder are connected to the control inputs of the corresponding memory blocks L. The disadvantage of the device is low throughput associated with the need to transmit over the communication channel, in addition to the data information, the addresses of the input and output lines. Closest to the invention is an address-switching device containing a storage device, an output distributor and a serially connected signal block of the reference frequency and an input distributor, and on each switched channel, the serially connected input register and input key, output key, state counter, the decisive unit and the generator of a single pulse, while the control input of the input key is connected to the corresponding output of the input distributor, the output of the accumulator is connected to the signal input of you one key of the corresponding switched channel and the generator input of a single pulse, the output of which is connected to the information input of the counter of the co sions, to the output of which the first input of the decision unit is connected, the second input of which is connected to the corresponding output of the output distributor, to the input of which the unit, the second output of which is connected to the control inputs of the state counter and the output key 2j. A disadvantage of the known device is the low throughput due to the impossibility of transmitting information from several sources via a single information-information highway. The purpose of the invention is to increase throughput. To achieve the goal, an address switching device containing a drive, an output distributor and serially connected reference frequency block and input distributor, and in each switched channel - serially connected input register and input key, output key, state counter, decision unit and generator single pulse, while the control input of the input key is connected to the corresponding output of the input distributor, the output of the accumulator is connected to the signal input of the output key corresponding to favoring the switched channel and the input of the single pulse generators and whose output is connected to data input of counter states, to the output of which is connected a first input deciding unit, a second input coupled to a corresponding output of the output distribution. the limiter, to the input of which the first output of the decision block is connected, the second output of which is connected to the control inputs of the state counter and the output key, the first and second memory blocks common to all switched channels, the buffer register, the multiplexer, the address counter, the decoder and the element are entered And, and in each switched channel there is a memory key, and the output of the input key is connected to the input of the buffer register, the information output of which is connected to the information input of the memory key, the control input of which is connected to input the home of the direct counting of the state counter and with the corresponding output of the decoder, the address input of the first memory block is connected to the first code of the buffer register, the second output of which is connected to the control input of the multiplexer and the first control record input of the second memory block, the third output of the buffer the register is connected to the control recording entry of the first memory block and the second control recording input of the second memory block, the inverse output of which is connected to the control input of the decoder, the output of the memory key is connected to the storage input of the accumulator, the direct output of the second memory block is connected to the first input of the element I, the output of which is connected to the input of the address counter, the output of which is connected to the information input of the first memory block and the first input of the multiplexer, the second input of which is connected to the output of the first block memory, and the input of the decoder, the multiplexer output is connected to the information input of the second memory block, the second input of the And element is connected to the output of the reference frequency signal block. The drawing shows a structural electrical circuit of the proposed address-switching device. The device contains an accumulator 1 output distributor 2, a block of 3 signals of the reference frequency, an input distributor 4, an input register 5, an input key 6, an output key 7, a counter 8 states, a decisive block 9 a single pulse generator 10, a buffer register 11, the And t2 element, an address counter 13, a decoder 14, a first memory block 15, a multiplexer 16, a second memory block 17, and a memory key 18. The device works as follows. Information from M sources on the N address-information mainlines () enters the input registers 5. The input distributor 4, according to signals from block 3, connects input registers 5 via input keys 6 to the buffer register 11. When connecting the i-ro input register 5 (where) on the code of the buffer register 11, an information word consisting of the address part appears in which The K-th number of the source of information (where), the actual information part and the service information containing the signs of the beginning of the source’s operation, the beginning of the information and its end, the end of information (presence or absence of a logical unit at the corresponding address bits informational word). At the same time, the address part goes to the address inputs of the first memory block 15, the information part - to the input of keys 18, the Information start feature, to the recording control input of the first memory 15 and the unit control recording the input of the second memory block 17, The end of the information is to the control input of the multiplexer 16 and. recording control zero input of the second memory block 17. Before starting operation, the drive 1, the first memory block 15 and the second memory block 17 are zeroed out, and the initial code equal to one is set at the counter 13, therefore the forward output of the second memory block 17 contains a logical zero prohibiting the passage of reference signals frequency through the element 12 on the counter 13, the number at the output of which is the address of the first free zone of the accumulator 1 and enters the input information bus of the first memory block 15. When a sign appears at the output of the buffer register 11, the start of information in the first memory block 15 at the address that is the number of the information source that started operating, the counter 13 is recorded, and then it goes to the decoder 14 from the first memory block 15, on the control the input of which is a logical unit from the inverse output of the second memory block 17 enabling decryption. The signal from the output of the decoder 14 is fed to the corresponding key 18 and opens it to pass the information part from the buffer register 11 to the free memory zone of the buffer register 11. In addition, the Information start feature writes to the second memory unit 17 of the logical unit, meaning that the zone with the given address in drive 1 is occupied by receiving information. As a result, at the output of the second memory block 17, the logical unit arrives at the AND 12 element, allowing the reference signals to pass to the counter 13, which enumerates the addresses at the input of the second memory block 17 through the multiplexer 16, until it appears The output of the second memory block 17 is the logical zero, which closes the t element I 12. The presence of a logical zero in the j-th memory cell of the second memory block 17, where, means that the j-memory area in drive 1 is free to receive information from A new source, In the case of the beginning of a slave The source of such a source at the output of the buffer register 11. is the feature Start of information and described by

ный процесс повтор етс . Таким образом , по мере по влени новых работающих каналов в первом блоке 15 пам ти происходит запись по адресам, вл ющимс номерами работающих источников адресов зон пам ти накопител 1, в которых происходит накопление, информации с прикрепленного источника.The process is repeated. Thus, as new working channels appear in the first memory block 15, recording occurs at the addresses, which are the numbers of the working sources of the addresses of the memory zones of drive 1, in which the accumulation takes place, of information from the attached source.

В процессе работы по вление информационного слова без служебных признаков от какого-либо источника вызывает считывание из первого блока 15 пам ти адреса зоны пам ти накопител 1 , в которой происходит накопление информации.от данного источника, дешифрацию этого адреса и включение соответствующего ключа 18.In the course of work, the development of an information word without service signs from any source causes reading from the first memory block 15 of the memory zone address of drive 1, in which information is accumulated from this source, this address is decoded and the corresponding key 18 is turned on.

В случае окончани работы источни ка информации на выходе буферного регистра 11 по вл етс признак Конец информации, который поступает на управл ющий вход мультиплексора 16 и подключает выход первого блока 15 пам ти к адресному входу второго блока 17 пам ти. Кроме того, признак Конец информации поступает на управл ющий записью нул вход второго блока пам ти. Таким образом, по адресу, вл ющемус адресом зоны пам ти накопител 1, в которую поступала информаци с данного источника, во второй блок 17 пам ти записываетс логический ноль, означающий осво1133In the event that a source of information is terminated, the End of Information attribute appears at the output of the buffer register 11, which goes to the control input of the multiplexer 16 and connects the output of the first memory block 15 to the address input of the second memory block 17. In addition, the End of information attribute arrives at the write control zero input of the second memory block. Thus, at the address that is the address of the storage area of storage device 1, which received information from this source, a logical zero is written to the second memory block 17, which means the access

в состо ние пр мого счета и измен ет его состо ние. Этот же сигнал открывает ключ 18, и информаци переписываетс в зону пам ти накопител 1, закрепленную в насто щее врем за данным источником информации.to the direct account state and changes its state. The same signal opens the key 18, and the information is copied to the storage area of storage device 1, which is currently assigned to this source of information.

К выходам зон пам ти накопител 1 подключены генераторы 10 одиночного импульса, формирующие сигнал при передаче одного блока данных из соответствующей зоны накопител 1. Эти сигналы поступают на соответствующие счетчики 8.The outputs of the memory zones of accumulator 1 are connected to the generators 10 of a single pulse, which form a signal when transmitting one block of data from the corresponding zone of accumulator 1. These signals arrive at the corresponding counters 8.

При наличии сигнала от генераТора 10 одиночного импульса и решающего блока 9 одного информационного канала счетчик 8, закрепленный за этим информационнь1м каналом, работаг ет в режиме обратного счета. При установлении одного из счетчиков 8 в нулевое состо ние на его выходе формируетс нуль, мен ющий сигнал на выходе соответствующего выходного ключа 7 и перевод щий выходной распределитель 2 в следующее состо ние, определ ющее вывод информации из следующей зоны накопител 1.In the presence of a signal from a single pulse generator 10 and a decisive block 9 of the same information channel, the counter 8, assigned to this information channel, operates in the countdown mode. When one of the counters 8 is set to the zero state, a zero is formed at its output, which changes the output signal of the corresponding output key 7 and transfers the output distributor 2 to the next state, which determines the output of information from the next zone of drive 1.

Предлагаемое устройство позвол ет передавать по одним и тем же входным адресно-информационным магистрал м информацию от нескольких источников, что приводит к существенному увеличению пропускной способности. 6 бождение данной зоны пам ти накопител 1 дл приема информации от другого источника. Зан тие освободившей с зоны осуществл етс после выставлени адреса данной зоны на счетчике 13 и по влени на выходе буферного регистра 11 служебного признака Начало информации. Наличие единицы на одном из выходепшфратора 14 ставит счетчик 8The proposed device allows to transmit information from several sources on the same input address-information highways, which leads to a significant increase in throughput. 6 A drive of this storage area of drive 1 for receiving information from another source. The release of the zone from the zone is carried out after the address of this zone is set up on the counter 13 and the beginning of information at the output of the buffer register 11 appears at the output of the buffer register. The presence of a unit on one of the output 14 puts the counter 8

-I - //-I - //

Claims

ADDRESS-COMMUTATION DEVICE, comprising a drive, an output distributor, and a series-connected block of signals of the reference frequency and the input distribution; in each switched channel, the input register and input key, the output key, the state counter, the solver unit and the single pulse generator are connected in series, while the control input of the input key is connected to the corresponding output. The input distributor, the drive output is connected to the signal input of the input the key of the corresponding switched channel and the input of the single pulse generator, the output of which is connected to the information input of the state counter, to the output of which the first input is connected, I decide of its block, the second input of which is connected to the corresponding output of the output distributor, to the input of which is connected the first output of the decision block, the second output of which is connected to the control inputs of the state counter and output key, characterized in that, in order to increase the throughput, they are introduced into it common for all switched channels, the first and second memory blocks, buffer register, multiplexer, address counter, decoder and AND element, and in each switched channel - a memory key, and the output of the input key is connected connected to the input of the buffer register, the information output of which is connected to the information input of the memory key, the control input of which is connected to the input of the direct count of the state counter and to the corresponding output of the decoder, the address input of the first memory block is connected to the first output of the buffer register, the second output of which is connected to the control the input of the multi-S plexor and the first control recording input of the second memory block, the third output of the buffer register is connected to the control recording input of the first memory block and the second the recording input of the second memory block, the inverse output of which is connected to the control input of the decoder, the output of the memory key is connected to the information input of the drive, the direct output of the second memory block is connected to the first input of the AND element, the output of which is connected to the input of the address counter, the output of which is connected to the information the input of the first memory block and the first input of the multiplexer, the second input of which is connected to the output of the first memory block and the input of the decoder, the output of the multiplexer is connected to the information input the second memory block, the second input of the element And is connected to the output of the block of signals of the reference frequency.

SU., „1133680