SU1120375A1 - Многоканальный аналого-цифровой процессор - Google Patents

Abstract

МНОГОКАНАЛЬНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРОЦЕССОР, содержащий блок управлени , перва  группа выходов которого соединена с управл ющими входами первого и второго коммутаторов, блок пам ти аналоговых сигналов, первый цифроаналоговый преобразователь, блок пам ти, шины задани  адреса которого подключены к второй группе выходов блока управлени , отличающийс  тем, что, с целью повьше- . ни  быстродействи , в него дополнительно введены генератор тактовых импульсов, счетчик, второй дифроаналоговый преобразователь,группа компараторов , группа регистров, группа шинных формирователей, посто нное запоминающее устройство, блок умножени , сумматор, а блок управлени  выполнен в виде R5 -трипера, первого и второго элементов И, формировател  импульсов, счетчика, элемента ИЛИ-НЕ, шифратора и И функциональных узлов, каждый из которых содержит Э -триггер , R5 -триггер, блок задержки и элемент И, выход которого соединен с установочным входом D -триггера. синхронизирующий вход которого соединен с выходом блока задержки, инверсный выход Д -триггера соединен с установочным входом RS -триггера, выход ЧЗ-триггера соединен с первым входом элемента И, перва  группа входов шифратора соединена с выходами счетчика , а втора  группа входов подключена к выходам RS -триггеров всех функциональных узлов и соединена с входами элемента ИЛН-НЕ, выход которого подключен к одному входу первого элемента И, другие входы которого соединены с выходами всех D -триггеров функциональных узлов, выход Первого элемента И подключен к входу формировател  импульсов, выход кото (Л рого соединен с входами сброса RSI триггеров функциональнькузлов и входом сброса R5-триггера,установочный вход которого подключен к выходу переполнени  счетчика, счетный вход которого соединен с выходом второго элемента И, первый вход IND которого подключен к вьгходу R5 о триггера, второй вход второго элеменОО та И соединен с входами блоков за-vj держки всех функциональных узлов, выход D -триггера каждого функцион льел ного узла соединен с соответствукщими входами элементов И остальных функциональных узлов, перва  и втора  группы выходов шифратора  вл ютс  соответственно первой и второй группами выходов блока управлени , причем выход R5 -триггера блока управлени  соединен с входом разрешени  счета счетчика, счетный вход которого соединен с вторым входом второго элемента И блока управлени  и подключен к выходу генератора тактовых

Description

импульсов, выход счетчика импульсов подключен к информационным входам регистров группы, входы разрещени  записи которых соединены с дополнительными входами элементов И всех функциональных узлов блока управлени  и подключены к выходам компараторов группы, первью входы которых через первый цифроаналоговый преобразователь соединены с выходом счетчика , вторые входы компараторов груп пы  вл ютс  первой группой информационнь1х входов процессора, выходы регистров группы соединены с информационными входами шинных формирователей , управл ющие входы которых подключены к второй группе выходов пифратора блока управлени , выходы шинных формирователей соединеьш с

0375

входами выборки посто нного запоминающего устройства, шины задани  адреса выборки которого подключены к второй группе выходов шифратора блока управлени , выходы посто нного запоминающего устройства соединены с информационными входами блока пам ти, информационные выходы которого через первый коммутатор соединены с входами блока умножени , выходы которого соединены с первой группой входив второго цифроаналогового преобразовател , втора  группа входов которого  вл етс  второй группой входов процессора , выходы второго цифроаналогового преобразовател  соединены с входами сумматора, выход которого через второй коммутатор подключен к входам блока пам ти аналоговых сигналов.

Изобретение относитс  к вычислительной технике, в частности к гибридным вычислительным устройствам, и может быть использовано дл  реализации систем нелинейных уравнений в управл ющих системах, например, манипул ционных роботов.

Известно вычислительное устройство , содержащее последовательно соединенные многоканальные аналого-цифровой преобразователь, микро-ЭВМ и цифроаналоговый преобразователь, которое Осуществл ет обработку информа .ции с первичных преобразователей в цепи пр мой и обратной св зи и вычисление расчетных корректирующих воздействий lj .

Наиболее близким по технической сущности к изобретению  вл етс  управл ющий процессор, содержащий пре .образователь кода в напр жение, цифровой вход которого подключен через цифровой запоминающий блок к первому выходу блока управлени , а вход опорного напр жени  соединен с выходом коммутатора входных сигналов, управл ющий вход которого подсоединен к второму выходу блока управлени , одна группа входов коммутатора входных сигналов  вл етс  группой входов процессора, а друга  группа входов подключена к группе выходов аналогового запоминающего блока и группе выходов процессоров, коммутатор аналоговых сигналов, 1 групп из m накопительных сумматоров в каждой группе, )Т дополнительных коммутаторов, i информационных входов каждого из которых соединены с выходом одного из накопительных сумматоров,каждой группы , управл ющие входы дополнительных

коммутаторов подключены к пр мому выходу блока управлени , а их выходы подсоединены к соответствукщим входам аналогового запоминающего блока, входы накопительных сумматоров подключекы к соответствующим выходам коммутатора аналоговых сигналов, управл юсций и информационный входы которого соединены соответственно с четвертым выходом блока управлени  и выходом преобразовател  кода в напр жение 2. Недостатком известных устройств  вл етс  низкое быстродействие.

Цель изобретени  - повьшение быстродействи  процессора.

Поставленна  цель достигаетс  тем, что в многоканальный аналогоцифровой процессор, содержащий блок управлени , перва  группа выходов которого соединена с управл ющими

входами первого и второго коммутаторов , блок пам ти аналоговых сигналов, первый цифроаналоговый преобразователь , блок пам ти, шины задани  адреса которого подключены к второй группе выходов блока управлени ,дополнительно введены генератор такто вых импульсов, счетчик, второй цифр анапоговьм преобразователь, группа .компараторов, группа регистров, гру па шинных формирователей, посто нно запоминающее устройство, блок умножени , сумматор, а блок управлени  вьтолнен в виде R5 -триггера, перво го и второго элементов И, формирова тел  импульсов, счетчика, элемента ИЛИ-НЕ, шифратора и п функционал ных узлов, каждый из которых содерж D-триггер, R5 -триггер, блок задерж ки и элемент И, выход которого соединен с установочным входомD-триггера , синхронизирующий вход которого соединен с выходом блока задержки , инверсный выход D -триггера соединен с установочным входом R5 -три гера, выход R5 -триггера соединен с первым входом элемента И, перва  группа входов шифратора соединена с выходами счетчика, а втора  группа входов подключена к выходам RS -триггеров всех функциональных узлов и соединена с входами элемента ИЛИ-НЕ вьга;од которого подключен к одному входу первого элемейта И, другие входы которого соединены с выходами всех D -триггеров функхщональных узлов , выход первого элемента И подключен к входу формировател  импульсов , выход которого соединен с входами сброса R5 -триггеров функциональных узлов и входом сброса RS триггера , установочный вход которого подключен к выходу переполнени  счетчика, счетный вход которого соединен с выходом второго элемента И, первый вход которого подключен к выходу RS -триггера, второй вход второго элемента И соединен с входами блоков задержки всех функциональных узлов, выход D -триггера каждого функционального узла соединен с соответствующими входами элементов И остальных функциональных узлов, перва  и втора  группы выходов шифратора  вл ютс  соответственно первой и второй rpjmnaMH выходов блока управлени , причем выход RS -триггера блока управлени  соединен с входом разрешени  счета счетчика, счетный вход которого соединен с вторым входом второго элемента И блока управлени  и подключен к выходу генератора тактовых импульсов, выход счетчика импульсов подключен к информационным входам регистров группы, входы разрешени  записи которых соединеньт с дополнительными входам элементов И всех функциональных узлов блока управлени  и подключены к выходам компараторов группы, первые входы которых через первый цифроаналоговый преобразователь соединены с выходок счетчика, вторые входы компараторов группы  вл ютс  первой группой информационных входов процессора, выходы регистров группы соединены с информационными входами шинных формирователей , управл ющие входы которых подключены к второй группе выходов шифратора блока управлени , вькоды шинных формирователей соединены с входами выборки посто нного запоминающего устройства, щины задани  адреса выборки которого подключены к второй группе выходов шифратора блока управлени , выходы посто нного запоминающего устройства соединены с информационными входами блока пам ти , информационные выходы которого через первый коммутатор соединены с входами блока умножени , выходы которого соединены с первой группой входов второго цифроаналогового преобразовател , втора  группа входов которого  вл етс  второй группой входов процессора, выходы второго цифроаналогового преобразовател  codдине ны с входами сумматора, выход которого через второй коммутатор подключен к входам блока пам ти аналоговых сигналов. На фиг.1 изображена структурна  схема предлагаемого устройства; на фиг.2 - блок-схема блока управлени . Устройство содержит генератор 1 импульсов, счетчик 2, цифроаналоговый преобразователь 3, компараторы 4, регистры 5, шинйые формирователи 6, блок 7 управлени , посто нное запоминающее устройство 8, блок 9 пам ти , вьшолненный в. виде регистра, коммутатор 10, блок 11 умножени , цифроаналоговый преобразователь 12, сумматор 13, коммутатор 14 и блок 15 пам ти аналогового сигнала. Блок 7 управлени  (фиг.2) содержит элемент ИЛИ-НЕ 16, элемент И 17, формирователь 18 импульсов, шифратор 19, функциональные узлы 20, каждый из которых содержит элемент И 21, блок 22 задержки, С -триггер 23, 51 Р 5-триггеры 24 и 25, элемент И 26 и счетчик 27, Устройство работает следующим образом . На выходе цифроаналогового преобразовател  3 во всем диапазоне изменени  входных сигналов линейно пропорционально поступающему на его вхо ды двоичному коду с выходов счетчика 2, подключенному к генератору 1 импульсов , измен етс  напр жение, которое сравниваетс  с величиной входного Ьигнала в компараторах 4. При равенстве сигналов один из компарато ров 4 срабатывает и вьщает в блок 7 управлени  и на управл ющий вход соответствующего регистра 5 единичный сигнал, по которому в регистр заноситс  код числа, пропорционального входному сигналу, а на первой группе выходов блока 7 управлени  сформированы управл кщие сигналы, по которым информаци  с выходов регистра 5 чере соответствующий шинный формирователь 6 поступает на вторые входы посто нного запомннакщего устройства 8, настроенного блоком 7 управлени  на выполнение заданных функциональных Iпреобразований. Этим же сигналом с первой группы блока 7 управлени  соответствующие регистры R блока 9 пам ти подготовлены к приему информа ции из посто нного запоминающего устройства 8. После сн ти  сигнала с управл ющих входов блока 9 пам ти он переходит в режим хранени  информации . Так же происходит преобра5 зование аналогичньтх входных сигналов устройства по всем п каналам. Следует отметить, что при равенстве двух входных сигналов блок 7 управлени  обеспечивает последовательное выполнение цифрового функционального преобразовани  входных сигналов. После срабатывани  последнего из П Koi lnapaTopoB 4 блок 7 управлени  формирует сигнал, по которому происходит сброс и останов счетчика 2. Одновременно с второй группы выходов на управл ющие входы коммутаторов 10 и 14 поступают сигналы, по которым они настраиваютс  на решение нелинейного алгебраического управлени . Умножение t входных аналоговых сигналов устройства на соответствующие функционально преобразованные 17 входных сигналов или их, произведение, полученное в блоке 11 умножени , происходит цифроаналоговым преобразователем 12. Суммирование полученных произведений сигналов происходит в аналоговом сумматоре 13. Система нелинейных уравнений реализуетс  путем последовательной коммутации входных и выходньЕх сигналов на коммутаторах 10 и 14 и запоминани  результата, представленного в аналоговой форме, в соответствуклцих  чейках блока 15 пам ти аналогового сигнала. Таким образом, благодар  наличию предлагаемых блоков, и св зей между ними возникает возможность параллельной обработки информации, что повьшает быстродействие процессора.

С еенератора

ffffrry/fiCO /

Vi

На ct/emve/AT I

ycm poSe/ft f .y.9 ,j/cml u /rrffff ЩГ4

Claims (1)

1. МНОГОКАНАЛЬНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРОЦЕССОР, содержащий блок управления, первая группа выходов которого соединена с управляющими входами первого и второго коммутаторов, блок памяти аналоговых сигналов, первый цифроаналоговый преобразователь, блок’ памяти, шины задания адреса которого подключены к второй группе выходов блока управления, отличающийся тем, что, с целью повыше- . ния быстродействия, в него дополнительно введены генератор тактовых импульсов, сче’тчик, второй цифроаналоговый преобразователь,группа компараторов, группа регистров, группа шинных формирователей, постоянное запоминающее устройство, блок умножения, сумматор, а блок управления выполнен в виде R5 -триггера, первого и второго элементов И, формирователя импульсов, счетчика, элемента ИЛИ-НЕ, шифратора и И функциональных узлов, каждый из которых содержит Р -триггер, R5 -триггер, блок задержки и элемент И, выход которого соединен с установочным входом D -триггера, синхронизирующий вход которого соеди нен с выходом блока задержки, инверсный выход Л -триггера соединен с установочным входом RS -триггера, выход RS-триггера соединен с первым входом элемента И, первая группа входов шифратора соединена с выходами счет чика, а вторая группа входов подключена к выходам RS -триггеров всех функциональных узлов и соединена с входами элемента ИЛИ-НЕ, выход которого подключен к одному входу первого элемента И, другие входы которого соединены с выходами всех D -триггеров функциональных узлов, выход первого элемента И подключен к входу § формирователя импульсов, выход которого соединен с входами сброса RSI триггеров функциональных’узлов и входом сброса R5-триггера,установочный вход которого подключен к выходу переполнения счетчика, счетный вход которого соединен с выходом второго элемента И, первый вход которого подключен к выходу R5 триггера, второй вход второго элемента И соединен с входами блоков задержки всех функциональных узлов, выход Р -триггера каждого функционального узла соединен с соответствующими входами элементов И остальных функциональных узлов, первая и вторая группы выходов шифратора являются соответственно первой и второй группами выходов блока управления, причем выход R5 -триггера блока управле

   SU „ 1120375 ния соединен с входом разрешения счета счетчика, счетный вход которого соединен с вторым входом второго элемента И блока управления и под ключен к выходу генератора тактовых импульсов, выход счетчика импульсов подключен к информационным входам регистров группы, входы разрешения записи которых соединены с дополнительными входами элементов И всех функциональных узлов блока управления и подключены к выходам компараторов группы, первьге входы которых через первый цифроаналоговый преобразователь соединены с выходом счетчика, вторые входы компараторов группы являются первой группой информационна входов процессора, выходы регистров группы соединены с информационными входами шинных формирователей, управляющие входы которых подключены к второй группе выходов шифратора блока управления, выходы шинных формирователей соединены с входами выборки постоянного запоминающего устройства, шины задания адреса выборки которого подключены к второй группе выходов шифратора блока управления, выходы постоянного запоминающего устройства соединены с информационными входами блока памяти, информационные выходы которого через первый коммутатор соединены с входами блока умножения, выходы которого соединены с первой группой входов второго цифроаналогового преобразователя, вторая группа входов которого является второй группой входов процессора, выходы второго цифроаналогового преобразователя соединены с входами сумматора, выход которого через второй коммутатор подключен к входам блока памяти аналоговых сигналов.