SU1119162A1 - Цифровой частотный дискриминатор - Google Patents

Цифровой частотный дискриминатор Download PDF

Info

Publication number
SU1119162A1
SU1119162A1 SU833614516A SU3614516A SU1119162A1 SU 1119162 A1 SU1119162 A1 SU 1119162A1 SU 833614516 A SU833614516 A SU 833614516A SU 3614516 A SU3614516 A SU 3614516A SU 1119162 A1 SU1119162 A1 SU 1119162A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
input
pulse
output
reset
Prior art date
Application number
SU833614516A
Other languages
English (en)
Inventor
Юрий Александрович Юренко
Анатолий Павлович Шевченко
Виктор Михайлович Панов
Original Assignee
Предприятие П/Я М-5156
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5156 filed Critical Предприятие П/Я М-5156
Priority to SU833614516A priority Critical patent/SU1119162A1/ru
Application granted granted Critical
Publication of SU1119162A1 publication Critical patent/SU1119162A1/ru

Links

Landscapes

  • Measuring Frequencies, Analyzing Spectra (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

ЦИФРОВОЙ ЧАСТОТШ 1Й ДИСКРИМИНАТОР , содержащий первый и второй счетчики импульсов, входы сброса которых объединены, а также первый и второй тригге)Ы, отличающий с   тем, что, с целью расширени  функциональньк возможностей за счет выделени  средней частоты из трех сравниваемых, в него введены третий счетчик импульсов, третий и . четвертый триггеры и мажоритарный элемент, причем счетные входы первого , второго и третьего счетчиков импульсов соединены соответственно с первой, второй и третьей входными шинами, а также с D-входами соответственно первого, второго и третьего триггеров, С-входы которых соединены с выходом мажоритарного элемента и входом установки четвертого триггера , а выходы соединены сортветственно с первой, второй и третьей выходны1 о1 шинами, при этом первый, второй и третий входа мажоритарного элемента соединены с выходом и управл ющим входом соответственно первого, второго и третьего счетчиков импульсов , а вход сброса третьего счетчика импульсов соединен со входом сброса второго счетчика импульсов и выходом четвертого триггера, вход сброса которого подключен к шине импульсов сброса.

Description

« Изобретение относитс  к импульсной технике и может быть использова дл  выбора сигнала, имеющего среднюю частоту из трех входных сигналов. Известен частотный дискриминатор содержащий первый и второй счетчики импульсов, первый и второй триггеры элементы И, элементы индикации, осуществл ющий сравнение двух частот t Недостатком известного устройства  вл етс  то, что с его помощью нель з  осуществл ть сравнение трех частот и вьзделение средней частоты. Наиболее близким к предлагаемому по технической сущности  вл етс  цифровой частотный дискриминатор, содержащий первый и второй счетчики импульсов, входы сброса которых объе динены, первый и второй триггеры, а также первый и второй элементы запре та, первые входы которых соединены соответственно с первой и второй входными шинами, вторые входы - с выходами соответственно первого и второго счетчиков, первыми входами соответственно первого и второго элементов И, а также соответственно к первому и второму входам третьего элементов И, вькод которого соединен со входами сброса счетчиков импульсов и первьм входом ждущего муль тив йратора, второй вход которого соединен с выходом элемента Ш1И, первый и второй входы которого подключены ко вторым входам соответственно первого и второго триггеров, . третьи входы которых соединены с выходом ждущего мультивибратора, нулевые выходы - со входами четвёртого элемента И, выкод которого подключен к первой выходной шине, при этом единичные выходы первого и второго триггеров с.оединены, соответственно со второй и третьей выходными шинами С2 3« Недостатком известного устройства  вл ;етс  то, что оно может сравнивать частоты только двух импульсных последовательностей. Цель изобретени  - расш1фение фун циональных возможностей за счет вьие :лени  средней частоты из трех срав ниваемых частот. Поставленна  цель достигаетс  тем, что в цифровой частотной дискри минатор, содержа1191й первый и второй счетчики импульсов, входы сброса которых объединены, а также первый и второй триггеры, введены третий 2J счетчик импульсов, третий и четвертый триггеры и мажоритарный элемент, причем счетные входы первого, второго и третьего счетчиков импульсов соединаны соответственно с первой, второй и третьей входными шинами, а так же с D-входами соответственно первого , второго и третьего триггеров, С-входы которых соединены с выходом мажоритарного элемента и входом установки четвертого триггера, а выходы соединены соответственно с первой, второй и третьей выходными Линами, при этом первый, второй и третий вхоДЫ мажоритарного элемента соединены, с выходами и управл кнцим входом соответственно первого, второго и третьего счетчиков импульсов, а вход сброса третьего счетчика импульсов соединен со входом сброса второго сЧетчика импульсов и выходом четвертого триггера , вход сброса которого подключен к шине импульсов сброса. На фиг. 1 представлена функционйльна  схема предлагаемого устройства; на фиг. 2 - временные диаграммы, описывающие его работу. Цифровой частотньй дискриминатор содержит первый и второй счетчики 1 и 2 импульсов, первый и второй триггеры 3, 4, третий счетчик 5 импульсов , третий и четвертый триггеры 6 и 7, мажоритарный элемент 8. Кроме того, на 4иг. 1 .показаны перва , втора  и треть  входные шины 9-11 . соединенные со счетными входами . соответственно первого, второго и , третьего счетчиков 1, 2, 5 и D-входами соответственно первого, второго и третьего триггеров 3, 4, 6, С-входы которых соединены с выходом мажоритарного элемента 8, а выходы соединены соответственно с первой, второй и . третьей выходньми шинами 12 - 14., Первый, второй и третий входы мажо-т ритарного элемента 8 соединены с выходами и управл ющими входами соответственно первого, второго и третьего счетчиков 1, 2, 5, входы сброса которых соединены с выходом четвертого триггера 7, вход установки которого соединен с выходом мажоритарного элемента 8, а вход сброса подключен к шине t5 импульсов сброса. t . Счетчики , 2, 5 переключаютс  фронтами импульсов на счетном входе. На выходе мажоритарного элемента В единичный уровень по вл етс , если 3n присутствуют логические единицы на любых двух его входах. Щфровой частотный дискриминатор работает следующим образом. По включении дискриминатора все счетчики импульсов и триггеры устанавливаютс  в нулевое состо ние. На счетные входы счетчиков 1, 2, 5 от соответствующих входных шин 9-11 поступают импульсы входных частот . f, fj и fj фиг.2г,д,е,) предварительно .прив занные (засинхронизированные ) к соответствующим импуль сам многофазной тактовой сетки ТИ 1, ТИ 2, ТИ 3 (фиг. 2м,Б,в), По заполнении любого из трех счет чиков 1, 2, 5, .веро тнее всего счетчика , на счетный вход которого посту пают импульсы наибольшей частоты из трех входных,сигнал его перёполнени  в данном случае (П2) (фиг.2и,к) поступает на один из трех входов мажоритарного элемента 8 и на управл ющий вход данного (заполнившегос ) счетчика импульсов, запреща  дл  него процесс дальнейшего счета. Следующим заполн етс  тот счетчик из двух оставшихс , на счетный вход которого поступают импульсы средней частоты (фиг. 2). Поскольку счетчик переключаютс  по передним фронтам входных сигналов, то в момент, когда на выходе того Ипи иного счетчика импульсов по вл етс  сигнал переполнени , на D-входе соответствуюцего триггера 3, 4, 6 имеет место- входной сигнал, вызвавший переполнение счетчика данного канала. Такцм образом,-сигнал переполнени счетчика импульсов, заполнившегос  вторым, проходит через мажоритарный элемент 8 и поступает на синхронизи- рующие входы первого, второго и трет его триггеров 3, 4, 6, и на вход установки четвертого триггеров 7, 624 переключа  последний в единичное состо ние (фиг. 2o,it). Из-п триггеров 3, 4, 6 в единичное состо ние переключаетс  при этом тот триггер, D-вход которого соединен со счетным входом счетчика, который переполнилс  вторьм, поскольку на D-входе этого триггера в момент переполнени  счетчика присутствует входной сигнал. На D-входах остальных двух триггеров в этот момент имеют место нулевые уровни и эти триггеры по синхронизирующему входу переключаютс  в нулевое состо ние, или подтверждаетс  их предьщущее нулевое состо ние (фиг. 2А,«,н). Сигнал на выходных шинах 12 - 14 указьшает,. кака  из трех входных частот f, fj или f имеет среднее значение. Сигнал Т с , выхода четвертого триггера 7 поступает на входы сброса счетчиков 1,2,5, устанавлива  их в нулевое состо ние. Очередной импульс сброса по шине 15 (фиг. 2г) возвращает дополнительный триггер 7 в исходное, нулевое, состо ние , и процесс дискриминировани  повтор етс  аналогично описанному. Если при последующем счете вторым заполн етс  другой счетчик, то происходит сброс ранее выбранного триггера и переключение в единичное состо ние триггера того канала, счетчик которого при этом заполнилс  вторим (фиг. 2л,м). Сигналы, формируемые на выходных шинах 12-14 могут использоватьс  дл  управлени  мультиплексором, осуществл ющим коммутацию входных частотнозависимых сигналов на вход устройства их дальнейшей обработки. Таким образом, предлагаемое устройство позвол ет автоматически выбрать сигнал, имеющий среднюю по величине частоту из трех сравниваемых сигналов.

Claims (1)

  1. ЦИФРОВОЙ ЧАСТОТНЫЙ ДИСКРИМИНАТОР, содержащий первый и второй счетчики импульсов, входы сброса которых объединены, а также первый и второй триггеры, отличающий с я тем, что, с целью расширения функциональных возможностей за счет выделения средней частоты из трех сравниваемых, в него введены третий счетчик импульсов, третий и , четвертый триггеры и мажоритарный элемент, причем счетные входы первого, второго и третьего счетчиков импульсов соединены соответственно с первой, второй и третьей входными шинами, а также с D-входами соответственно первого, второго и третьего триггеров, С-входы которых соединены с выходом мажоритарного элемента и входом установки четвертого триггера, а выходы соединены соответственно с первой, второй и третьей выходными шинами, при этом первый, второй и третий входа мажоритарного элемента соединены с выходом и управляющим входом соответственно первого, второго и третьего счетчиков импульсов, а вход сброса третьего счетчика импульсов соединен со входом сброса второго счетчика импульсов и выходом четвертого триггера, вход сброса которого подключен к шине импульсов сброса.
    Фиг./
    1 1119162
SU833614516A 1983-06-04 1983-06-04 Цифровой частотный дискриминатор SU1119162A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833614516A SU1119162A1 (ru) 1983-06-04 1983-06-04 Цифровой частотный дискриминатор

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833614516A SU1119162A1 (ru) 1983-06-04 1983-06-04 Цифровой частотный дискриминатор

Publications (1)

Publication Number Publication Date
SU1119162A1 true SU1119162A1 (ru) 1984-10-15

Family

ID=21071796

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833614516A SU1119162A1 (ru) 1983-06-04 1983-06-04 Цифровой частотный дискриминатор

Country Status (1)

Country Link
SU (1) SU1119162A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Дискриминатор разности частот. Электроника, 1979, № 8, с. 78-80. 2. Авторское свидетельство CGCP 790272, ют. Н 03 К 5/26, 26.02.79 (прототип). *

Similar Documents

Publication Publication Date Title
US4680780A (en) Clock recovery digital phase-locked loop
US4633194A (en) Digital frequency divider suitable for a frequency synthesizer
US4504862A (en) Digital circuit for generating a binary signal on the occurrence of a given frequency ratio of two signals
SU1119162A1 (ru) Цифровой частотный дискриминатор
US4224639A (en) Digital synchronizing circuit
US4203003A (en) Frame search control for digital transmission system
GB2191068A (en) Electrical apparatus for extracting clock signals
US4887261A (en) Method and arrangement for transmitting a digital signal with a low bit rate in a time section, provided for higher bit rates, of a time division multiplexed signal
KR930009441A (ko) 영상신호 처리회로
EP0249987B1 (en) Vertical driving pulse generating circuit
SU902239A1 (ru) Устройство дл сравнени частот
US5770952A (en) Timer that provides both surveying and counting functions
SU1128376A1 (ru) Устройство дл синхронизации импульсов
SU661813A1 (ru) Перестраивающий делитель частоты
SU1049949A1 (ru) Устройство дл разделени регул рных последовательностей импульсов
JPS6347192B2 (ru)
RU2007882C1 (ru) Устройство для цикловой синхронизации
RU1807578C (ru) Устройство тактовой синхронизации
SU1358063A1 (ru) Цифровой фазочастотный компаратор
SU741441A1 (ru) Устройство дл синхронизации импульсов
SU1182625A1 (ru) Частотно-фазовый дискриминатор
SU839066A1 (ru) Делитель частоты следовани иМпульСОВ
SU1238220A1 (ru) Устройство дл получени разностной частоты импульсов
SU1013903A1 (ru) Регламентатор времени
SU684758A1 (ru) Устройство синхронизации по циклам