SU1111153A1

SU1111153A1 - Device for multiplying n-digit numbers

Info

Publication number: SU1111153A1
Application number: SU823521151A
Authority: SU
Inventors: Лилия Григорьевна Лопато; Александр Антонович Шостак
Original assignee: Минский радиотехнический институт
Priority date: 1982-12-13
Filing date: 1982-12-13
Publication date: 1984-08-30

Abstract

УСТРОЙСТВО ДЛЯ УГ ОЖЕНИЯ . п-РАЗРЯДНЫХ ЧИСЕЛ, содержащее п -разр дный регистр множимого и п-разр дный регистр множител , (и-2)-разр дный регистр утроенного множимого, 2л -разр дный накапливающий сумматор , первую группу из 2п -4 элементов ИЛИ, вторую группу из П/2 элементов ИЛИ, первую группу из п/2 эле ментов И, группу п/2 дешифраторов и Ih+2 коммутаторов, причем первые, вторые и третьи информационные входы коммутаторов соединены соответственно с разр дными выходами г -раз- . р дного регистра множимого и п+2 разр дного регистра утроенного множимого; , выходы DEVICE FOR UG. n-digit digits containing the n-bit multiplicable register and n-bit multiplier register, (and-2) -unit triple multiplicative register, 2n-bit accumulator, the first group of 2n -4 elements OR, the second group from P / 2 elements OR, the first group from p / 2 elements I, the group p / 2 decoders and Ih + 2 switches, the first, second and third information inputs of the switches connected to the output outputs of the z-slot, respectively. the regular register of the multiplier and n + 2 bit register of the tripled multiplier; exits

Description

тов и второй группы, вторые входы элементов И первой и второй групп соединены соответственно с пр мьм выходом первого элемента ИЛИ второй группы и выходами первого и второго элементов И блока выделени младшего значащего разр да и с входами установки в ноль И/2 пар разр дов h-разр дного регистра множител , выходы элементов И первой группы соединены с входами первого элементаThis and the second group, the second inputs of the AND elements of the first and second groups are connected respectively to the direct output of the first OR element of the second group and the outputs of the first and second AND elements of the block for the least significant bit and to the installation inputs to zero AND / 2 pairs of bits h - bit register multiplier, the outputs of the elements And the first group is connected to the inputs of the first element

ИЛИ,выходы элементов И второй группы соединены с входами второго элемента ИЛИ, выход первого элемента ИЛИ соединен с первым входом элемента ИЛИНЕ и с первыми управл ющими входами коммутаторов, выход второго элемента ИЛИ соединен с вторым входом элемента Ш1И-НЕ и с вторыми управл ющими входами коммутаторов, выход элемента ИЛИ-НЕ соединен с третьими управл ющими входами коммутаторов,OR, the outputs of elements AND of the second group are connected to the inputs of the second element OR, the output of the first element OR is connected to the first input of the element ORINE and to the first control inputs of the switches, the output of the second element OR is connected to the second input of the element SH1I-NOT and to the second control inputs switches, the output of the element OR is NOT connected to the third control inputs of the switches,

пр мые выходы второго и третьего элементов ШШ второй группы соединены соответственно с первыми входами первого и второго элементов И блока выделени младшего значащего разр да , вторые входы первого и второго элементов И и первый вход третьего элемента И блока вьщелени младшего значащего ; разр да соединены с инверсным выходом первого элемента ИЛИ второй группы, инверсный- выход второго злемента ИЛИ второй группы соединен с третьим входом второго элемента И и вторым входом третьего элемента И блока вьщелени младшего значащего: разр да, третий вход третьехо -элемента И которого соединен с инверсным выходом третьего элемента ИЛИ второй группы, выход i третьего элемента И блока выделени I младшего значащего разр да соединен с выходом окончани умножени устройстваthe direct outputs of the second and third elements of the second group of the second group are connected respectively to the first inputs of the first and second elements And the block of the least significant digit, the second inputs of the first and second elements And and the first input of the third element And the block of the least significant; the bit is connected to the inverse output of the first element OR of the second group, the inverse is the output of the second element OR of the second group is connected to the third input of the second element AND and the second input of the third element AND block of the least significant: the third input of the third element And which is connected to the inverse output of the third element OR of the second group, the output i of the third element AND the selection unit I of the least significant digit is connected to the output of the device multiplication end

Изобретение относитс к вычислительной технике и может быть использовано при разработке быстродействую щих устройств.умножени асинхронного типа.The invention relates to computing and can be used in the development of high-speed devices. Asynchronous multiplications.

Известно устройство дл умножени Л-разр дных чисел, содержащее п-разр дные регистры множимого и множител , 2п -разр дный накапливающий сумматор, матрицу из п элементов И, (2ц -3)-разр дный блок элементов ШШ и два h -разр дных 6jioKa элементов И, Умножение двух чисел в этом устройстве выполн етс в среднем заA device for multiplying L-bit numbers is known, which contains n-bit multiplicative and multiplier registers, a 2n-discharge accumulating adder, a matrix of n elements And, a (2ts-3) -discharge block of elements nth and two h -digit 6jioKa elements And, the multiplication of two numbers in this device is performed on average for

.и/2 тактов L11. I J.and 2 clocks L11. I j

Недостатком данного устройства вл етс низкое быстродействие как из-за большого числа его тактов работы, так и из-за большой длительности такта,.поскольку длительность такта работы определ етс временем переходного процесса в блоке элементов И, -образующих последовательную цепь.The disadvantage of this device is the low speed, both due to the large number of its operation cycles and due to the long duration of the cycle, since the duration of the operation cycle is determined by the time of the transient process in the block of elements And forming a series circuit.

Известно также устройство дл умножени п -разр дных чисел, содержащее г -разр дные регистры множимого и множител , 2п -разр дный накапливающий и п-разр дный комбинационный сумматоры, матрицу из (.элементов И, ( - разр дный блок элементов ИЛИ и р-разр дный блок элеМентов И. В этом устройстве умножение двух чисел также производитс в среднем за п /2 тактов С21.It is also known a device for multiplying n-digit numbers, containing r-bit multiplier and multiplier registers, 2n-bit accumulative and n-bit combinational adders, a matrix of (.I elements, ((- bit unit of OR elements and p -block unit of elements I. In this device, the multiplication of two numbers is also performed on average in n / 2 cycles C21.

Недостатком этого устройства вл етс его относительно низкое быстродействиё из-за большого числа тактов работы.A disadvantage of this device is its relatively low speed due to the large number of clock cycles.

Наиболее близким по технической сущности к - предлагаемому вл етс устройство дл умножени h -разр дных чисел, содержащее i -разр дные регистры множимого и множител , П +2 -разр дный регистр утроенного множимого, 2ул -разр дный накапливающий сумматор, первый 2h -41-разр дный и второй К|/2-разр дный блоки элементов ИЛИ, п/2-разр дный блок элементов И, ул/2-разр дный блок дешифраторов и СУ1+2Уразр дный блок коммутирующих узлой, причем вторыеThe closest in technical essence to - proposed is a device for multiplying h-bit numbers, containing i-bit multiplicative and multiplier registers, P +2-bit triple multiply register, 2-bit accumulating adder, first 2h -41 -discharge and second K | / 2-bit blocks of elements OR, n / 2-bits block of elements And, ul / 2-bits block of decoders and SU1 + 2Urash block of switching nodes, and the second

и третьи информационные входы коммутирующих узлов блока соединены соответственно с разр дными выходами регистров множимого и утроенногоand the third information inputs of the switching nodes of the block are connected respectively to the bit outputs of the registers of multiplicable and tripled

множимого, выходы элементов ИЛИ первого блока соединены соответственно с разр дными входами с третьего по(2и -21-й накапливающего сумматора выходы каждой пары разр дов регистра множител соединены с первым и вторы входами соответствующего элемента ИЛИ второго блока и с первым и вторым входами соответствующего дешифратора блока, вход разрешени записи регистра множител соединен с управл ющим входом накапливающего сумматора и с щиной синхронизации .устройства. Умножение двух чисел вьтолн етс . в среднем за. Зп/8 тактов С31.multipliers, the outputs of the elements OR of the first block are connected respectively to the bit inputs from the third to (2i-21st accumulating adder outputs of each pair of bits of the multiplier register are connected to the first and second inputs of the corresponding element OR of the second block and to the first and second inputs of the corresponding decoder block, the input of the recording of the register of the multiplier is connected to the control input of the accumulating adder and with a synchronization time of the device. Multiplication of two numbers is fulfilled on average over Sn / 8 clocks C31.

Недостатком известного устройства вл ютс большие аппаратурные затраты при его реализации.A disadvantage of the known device is the large hardware costs in its implementation.

Цель изобретени - сокращение аппаратурных затрат при реализации устройства.The purpose of the invention is to reduce hardware costs in the implementation of the device.

Поставленна цель достигаетс тем, что в устройство дл умножени |г -разр дньгх чисел, содержащее п -разр дный регистр множимого и h-разр дный регистр множител ,Си+21-разр дный регистр утроенного множимого, 2п -разр дный накапливающий сумматор первую группу из (2v -А элементов ИЛИ,вторую группу из п/2 элементов ИЛИ, первую группу из .la/2 элементов И, группу п/2 дешифраторов и (п+2 коммутаторов, причем первые, вторые и третьи информационные входы коммутаторов соединены соответственно с разр дными выходами п -разр дного регистра множимого и (п+2 -разр дного регистра утроенного множимого, выход j 2in-4 элементов ИЛИ первой группы соединены соответственно с разр дными входами с третьего по(2лл -2)-и 2VI -разр дного накапливающего сумматора , выходы каждой пары разр дов (-разр дного регистра множител соединены с первым и вторым входами соответствующего элемента ИЛИ второй группы и с первым и вторым входами соответствующего дешифратора, вход разрешени записи f -разр дного регистра множител соединен с тактовым входом 2v -разр дного накапливающего сумматора и тактовым входом устройства,введены матрица из (nV2+v) элементов И, содержаща h/2 строк и(у +2) столбцов, блок выделени -младшего значащего разр да, содержащийпервый , второй и третий элементы И, втора группа из п/2 элементов И,The goal is achieved by the fact that the device for multiplying | r-bit of dngh numbers, containing n-bit register of the multiplicand and h-bit register of the multiplier, C + 21-bit register of the triple multiplier, 2n-bit accumulating adder, the first group from (2v -A elements OR, the second group from p / 2 elements OR, the first group from .la / 2 elements AND, the group p / 2 decoders and (n + 2 switches, the first, second and third information inputs of the switches are connected respectively with bit outputs of n-bit multiplier register and (n + 2 -p the register of the triple multiplier, the output of j 2in-4 elements OR of the first group are connected respectively to the bit inputs from the third to (2ll -2) and 2VI -discharge accumulating adder, the outputs of each pair of bits (-the discharge register of the multiplier are connected with the first and second inputs of the corresponding element OR of the second group and with the first and second inputs of the corresponding decoder, the input of recording resolution f-bit register of the multiplier is connected to the clock input of the 2v-bit accumulating adder and clock input of the device, entered a matrix of (nV2 + v) elements And, containing h / 2 rows and (y +2) columns, a block of selection of the least significant bit, containing the first, second and third elements And, the second group of n / 2 elements And,

первый и второй элементы Ш1И, элемен ИЛИ-НЕ, причем выходы коммутаторов соединены соответственно с первыми входами элементов И столбцов матрицы, вторые входы элементов И первой строки матрицы соединены с пр мым выходом первого элемента ИЛИ второй группы, вторые входы элементов И второй и третьей строк матрицы соединены с выходами соответственнопервого и второго элементов .И блока вьщелени младшего значащего разр да , входы к-го элемента ИЛИ первой груЬпы соединены с выходами (к+2 -2the first and second elements S1I, elements OR NOT, and the outputs of the switches are connected respectively to the first inputs of the elements AND columns of the matrix, the second inputs of the elements AND the first row of the matrix are connected to the direct output of the first element OR of the second group, the second inputs of the elements AND the second and third lines the matrices are connected to the outputs of the first and second elements respectively. And the block of the least significant bit, the inputs of the kth element OR of the first group are connected to the outputs (k + 2 -2

5five

элементов И (-X строк матрицы, выходы первого, второго элементов И первой строки матрицы и(п+П-го и ( К +2)-го элементов И последней строки матрицы соединены соответ0 ственно с первым, вторым, ( и 2у -м разр дными входами накапливающего сумматора, первые выходы п/2 дешифраторов соединены соответственно с первыми входами элементов And elements (-X rows of the matrix, outputs of the first, second elements of the first row of the matrix and (n + nth and (K + 2) th elements of the last row of the matrix are connected respectively with the first, second, and second bit inputs accumulating adder, the first outputs of the n / 2 decoders are connected respectively with the first inputs of the elements

5 И первой группы, вторые выходы дешифраторов соединены соответственно с первыми входами элементов И второй группы, вторые входы элементов И первой и второй групп соединены со0 ответственно с пр мым выходом первого элемента ИЛИ второй-группы и выходами первого и второго элементов И блока выделени младшего значащего разр да и с входами установки в ноль п/2 пар разр дов и -разр дного 5 And the first group, the second outputs of the decoders are connected respectively to the first inputs of elements AND of the second group, the second inputs of elements AND of the first and second groups are connected respectively with the direct output of the first element OR of the second group and the outputs of the first and second elements AND of the block of the least significant bit and with the inputs of the installation in zero p / 2 pairs of bits and bit

5 регистра множител , выходы элементов И первой группы соединены с входамипервого элемента ИЛИ, выходы элементов И второй группы соединены с входами второго элемента ИЛИ, выход The multiplier register 5, the outputs of the elements AND of the first group are connected to the inputs of the first element OR, the outputs of the elements AND of the second group are connected to the inputs of the second element OR, the output

0 первого элемента ИЛИ соединен с первым входом элемента ИЛИ-НЕ и с первыми управл ющими входами коммутаторов , выход второго элемента ИЛИ соединен с вторым входом элемента 0 of the first element OR is connected to the first input of the element OR NOT and to the first control inputs of the switches, the output of the second element OR is connected to the second input of the element

5 ИЛИ-НЕ и с вторыми управл ющими входами коммутаторов, выход элемента ИЛИ-НЕ соединен с третьими управл ющими входами коммутаторов, пр мые выходы второго и третьего элементов 5 OR NOT and with the second control inputs of the switches, the output of the element OR is NOT connected to the third control inputs of the switches, the direct outputs of the second and third elements

0 ИЛИ второй группы соединены соответственно с первыми входами первого и второго элементов И блока выделени младшего значащего разр да, вторые входы первого и второго эле5 ментов И и вход третьего элемента И блока выделени младшего значащего разр да соединены с инверсным выходом первого элемента0 OR of the second group are connected respectively to the first inputs of the first and second elements AND the block of the least significant bit, the second inputs of the first and second element AND, and the input of the third element AND the block of the least significant bits are connected with the inverse output of the first element

ИЛИ второй группы, инверсный выход второго элемента ИЛИ второй группы соединен с третьим входом второго элемента И и вторым входом третьего элемента И блока выделени младшего значащего разр да, третий вход третьего элемента И которого соединен с инверсным выходом третьего элемента ИЛИ второй группы, выход третьего элемента И блока выделени младшего значащего разр да соединен с выходом окончани умножени устройства .OR of the second group, the inverse output of the second element OR of the second group is connected to the third input of the second element AND and the second input of the third element AND the block for selecting the least significant digit, the third input of the third element AND which is connected to the inverse output of the third element OR of the second group, the output of the third element And the least significant bit allocation unit is connected to the output of the device multiplication end.

На фиг. 1 приведена структурна схема устройства дл умножени Л - разр дных чисел дл случа на фиг. 2 - функциональна схема . блока выделени младшего значащего разр да; на фиг. 3 - функциональна схема коммутатора.FIG. 1 shows a block diagram of a device for multiplying L-bit numbers for the case in FIG. 2 - functional scheme. lower order bit allocation unit; in fig. 3 - the switch circuit is functional.

Устройство содержит 6-разр дный регистр множимого, 6-разр дный регистр 2 множител , 8-разр дный регистр 3 утроенного множимого, 12-разр дный накапливающий сумматор 4, первую группу 5 из восьми элементов ИЛИ 6, вторую группу 7 из трех элементов ИЛИ 8,,-8j , группу 9 из восьми коммутаторов 10, матрицу 11 из 24 элементов И 12, группу 13 из трех дешифраторов 14, первую 3-разр дную группу 15 элементов И, вторую 3-разр дную группу I6 элементов И, первый элемент ИЛИ 17, второй элемент ИЛИ 18, элементИЛИ-НЕ 19, блок 20 вьделени младшего значащего разр да, выход 21 индикации окончани операции умножени и шину 22 синхронизации, причем первые информационные входы первых щести коммутаторов IО группы 9 соединены с соответствующими разр дными выходами регистра 1 множимого, вторые информационные входы коммутаторов 10 с второго по седьмой соединены соот- , вбтственно с разр дными выходами регистра 1 множимого, третьи информационные входы коммутаторов 10 с первого по восьмой группы 9 соединены соответственно с разр дными выходами регистра 3 утроенного множимого , управл ющие входы коммутаторов 10 группы 9 соединены с ее шиной управлени , выходы коммутаторов 10 . соединены соответственно с первой группой входов матрицы 11 элементов И 12, выходыf3-101-го разр дов которой соединены соответственно с входами элементов ИЛИ 6 группы 5, выходы 1,2,11 и 12-го разр дов матрицы I1 элементов И 12 соединены соответственно с 1,2,11 и 12-м разр д5 ными входами накапливающего сумматора , 4, выходы каждой из трех пар разр дов регистра 2 множител соединены с первым и вторым входами соответствующего элемента ИЛИ 8/1-8 J О группы 7 и с первым и вторым входами соответствующего дешифратора . первые выходы дешифраторов 14j соединены соответственно с первыми входами элементов И 15, вторые 5 выходы дешифраторов 14дсоедине-, ны соответственно с первыми входами элементов И 16, выходы элементов И 15 соединены с входами первого элемента ИЛИ 17, выходы элементов И 0 16 соединены с входами второго элемента ИЛИ 18, выход первого элемента ИЛИ 17 соединен с первым входом эле-, мента ИЛИ-НЕ I9 и с первым входом шины управлени группы 9 коммутаторов 10, выход второго элемента ИЛИ. 18 соединен с вторым входом элемента ИЛИ-НЕ 19 и с вторым входом щины управлени группы 9 коммутаторов 10, выход элемента ИЛИ-НЕ 19 соединен с третьим входом шины управлени группы 9 коммутаторов 10, пр мые выходы элементов ИЛИ соединены соответственно с первой группой входов блока 20 выделени младшего значащего разр да, втора группа входов которого соединена соответственно с инг версными выходами элементов ИЛИ 8/8 , выходы блока 20 выделени младшего значащего разр да соединены соответственно с второй группойThe device contains a 6-bit multiplier register, a 6-bit register 2 multiplier, an 8-bit register 3 times the multiplied multiplier, a 12-bit accumulating adder 4, the first group 5 of eight elements OR 6, the second group 7 of three elements OR 8 ,, - 8j, group 9 of eight switches 10, matrix 11 of 24 elements AND 12, group 13 of three decoders 14, first 3-bit group 15 elements And, second 3-bit group I6 elements And, first element OR 17, the second element OR 18, the element OR-NOT 19, the block of 20 most significant bit, the output 21 of the display the end of the multiplication operation and the synchronization bus 22, the first information inputs of the first switch of switches IO of group 9 are connected to the corresponding bit outputs of register 1 of the multiplicand, the second information inputs of switches 10 from the second to the seventh are connected, respectively, to the bit outputs of register 1 of multiplicable, The third information inputs of the switches 10 from the first to the eighth groups 9 are connected respectively to the bit outputs of the register 3 of a tripled multiplier; the control inputs of the switches 10 of the group 9 are connected with its control bus, switch 10 outputs. are connected respectively to the first group of inputs of matrix 11 of elements AND 12, whose outputs f3–101 of the first bits of which are connected respectively to the inputs of elements OR 6 of group 5; outputs 1,2,11 and 12 of the bits of matrix I1 of elements AND 12 are connected respectively to 1,2,11 and 12-th bit of the inputs of the accumulating adder, 4, the outputs of each of the three pairs of bits of the register 2 multiplier are connected to the first and second inputs of the corresponding element OR 8 / 1-8 J O group 7 and with the first and the second inputs of the corresponding decoder. the first outputs of the decoders 14j are connected respectively to the first inputs of the And 15 elements, the second 5 outputs of the decoders 14 are connected respectively to the first inputs of the And 16 elements, the outputs of the And 15 elements are connected to the inputs of the first element OR 17, the outputs of the And 0 16 elements are connected to the inputs of the second element OR 18, the output of the first element OR 17 is connected to the first input of the element, OR-NOT I9 and to the first input of the control bus of the group 9 of switches 10, the output of the second element OR. 18 is connected to the second input of the element OR-NOT 19 and to the second input of the control band of group 9 of switches 10, the output of the element OR of NO 19 is connected to the third input of the control bus of group 9 of switches 10, the direct outputs of the elements of OR are connected respectively to the first group of block inputs 20 allocations of the least significant bit, the second group of inputs of which is connected respectively with ing top outputs of the elements OR 8/8, the outputs of the block 20 of the selection of the least significant bits are connected respectively with the second group

входов матрицы 11 элементов И 12, с входами установки в ноль трех пар разр дов регистра 2 множител и с вторыми входами элементов И 15 и 16, выход П блока 20 вьщелени младшего значащего разр да вл етс выходом 21 индикации окончани операции умножени , вход разрешени записи регистра 2 множител соединен с управл ю.щим входом накапливающего сумматора 4 и с шиной 22 синхронизации устройства.inputs of matrix 11 of elements 12, with inputs of setting three multiples of register 2 bits to zero, and with second inputs of elements 15 and 16, the output n of the low-order bit 20 of the least significant bit is output 21 of the indication of the end of the multiplication operation Register 2 multiplier is connected to the control input of the accumulating adder 4 and to the device synchronization bus 22.

Блок 20 выделени младщего значащего . разр да предназначен дл последовательного выделени единиц из 3-разр дного двоичного кода А а,, а , а , начина с его м.падщих разр дов, и сформированногоThe selection block 20 is the youngest meaningful. the bit is intended for sequential selection of units from the 3-bit binary code A a, a, a, starting from its m drop bits, and formed

1на пр мых выходах элементов ИЛИ бд-бд здесь и далее возрастание индексов при буквенных обозначени х прин то в направлении старших разр дов ) . Блок 20 содержит(фиг. 2)три элемента И 23,( - 23 и функционирует, в соответствии со следующими логическими выражени ми:1 at the direct outputs of the elements OR bd-bd, hereinafter, the increase of the indices with the letter designations taken in the direction of the higher bits. Block 20 contains (Fig. 2) three elements And 23, (- 23 and operates, in accordance with the following logical expressions:

П;| , ,-5iz,n,ciia2Q%, P; | ,, -5iz, n, ciia2Q%,

где П Oj Oj - признаки вьщелени соответственно первого, второго и третьего значащих : разр дов двоичного кода .А, п - признак окончани выделени значащих разр дов кода А . Этот вариант построени блока 20 выделени младшего значащего разр да обладает исключительно.высоким быстродействием , особенно при малых значени х разр дности обрабатываемой информации . При больших же значени х V ограниченных возможностей логических элементов целесообразно в блоке 20 использовать принцип разбиени его на группы с последовательной либо параллельной передачей между группами признаков (Т окончани выделени значащих разр дов в группах. Это позвол ет при существующей элементной базе обеспечить в большинстве практических случаев врем выделени значащего разр да, не превышающее величину (2-3/ТГ) , где t - задержка сигнала на одном логическом элементе.where P Oj Oj are signs of the allocation of the first, second, and third significant, respectively: binary bits. A, n is a sign of the end of the allocation of significant bits of code A. This version of the construction of block 20 for allocating the least significant bit is extremely fast, especially at small values of the size of the processed information. For large values of V limited logical elements, it is advisable in block 20 to use the principle of dividing it into groups with sequential or parallel transfer between groups of attributes (T endings of allocating meaningful bits in groups. This allows in most practical cases the time of allocating a significant bit, not exceeding the value (2-3 / TG), where t is the signal delay on one logical element.

Коммутатор I -го разр да группы 9 содержит(фиг. 31 три элемента И элемент ИЛИ 25, причем первые входы элементов И 24,- 24g вл ютс соответственно первым, вторым и третьим информационными входами i-ro коммутатора на первый информационный вход подаетс значение г -го разр да регистра 1 множимого X, на второй информационный вход - значение (г-П-го разр да, регистра 1 множимого X, т.е. i -ый разр д удвоенного множимого третий информационный вход поступает значение г-го разр да регистра 3 утроенного множимого З-у), вторые управл ющие входы элементов И . 24ц- 24 соединены соответственно с первым 26 , вторым 2(2 и третьим 26выходами шины управлени группы 9The switch of the I-th bit of group 9 contains (Fig. 31 three elements AND element OR 25, the first inputs of the AND elements 24, -24g being the first, second and third information inputs of the i-ro switch respectively) to the first information input the value of r th bit of register 1 multiplicand X, the second information input is the value (rn-th bit, register 1 multiplicand X, i.e. the i-th bit of the double multiplicand third information input enters the value of the r-th bit the register 3 of the triple multiplier З-у), the second control inputs of the elements I. 24ts - 24 are connected respectively to the first 26, second 2 (2 and third 26 outputs of the control bus group 9

коммутаторов 10 (первый выход 26| щины управлени вл етс выходом первого элемента ИЛИ 17, второй выход 26j шины управлени - выходомswitches 10 (the first control output 26 | is the output of the first element OR 17, the second control bus output 26j is the output

второго элемента ИЛИ 18, а третий выход 26з шины управлени - выходом элемента Ш1И-11Е I 9 .the second element OR 18, and the third output 26z of the control bus — the output of element Ш1И-11Е I 9.

Таким образом, если сигнал логической единицы образуетс на выходеThus, if a signal of a logical unit is formed at the output

первого элемента ИЛИ 17, то группа 9 коммутаторов 10 передает соответствующим образом на первую группу входов матрицы 1I элементов И 12 одинарное множимое .Ьх, если сигналthe first element OR 17, then the group 9 of the switches 10 transmits accordingly to the first group of inputs of the matrix 1I of the elements AND 12 a single multiplicative .хх, if the signal

логической единицы образуетс на выходе второго элемента ИЛИ 18 - удвоенное множимое 2- X ,если сигнал логической единицы формируетс на выходе элемента ИЛИ-НЕ 19, то группа 9a logical unit is formed at the output of the second element OR 18 — a double multiplicand 2X; if a signal of a logical unit is formed at the output of the element OR NOT 19, then group 9

коммутаторов 10 подает соответствующим образом на первую группу входов матрицы 11 элементов И I2 утроенное множимое 3- у (сигнал логической единицы может образоватьс только наswitches 10, respectively, supplies the first group of inputs of the matrix of 11 elements AND I2 with a tripled multiplicand 3-y (the signal of a logical unit can be formed only on

одном из выходов элементов ИЛИ I7 и 18 и элемента ИЛИ-НЕ 19, т.е. либо только на выходе первого элемента ИЛИ 17, либо только на выходе второго элемента ИЛИ 18, или же толькоone of the outputs of the elements OR I7 and 18 and the element OR NOT 19, i.e. either only at the output of the first element OR 17, or only at the output of the second element OR 18, or only

на выходе элемента ИЛИ-НЕ 19.at the output of the element OR NOT 19.

Каждый из дешифраторов 14 может быть реализован с использованием двух двухвходовых элементов И, причем сигнал логической единицы формируетс на его первом выходе тогда, когда значение сосэтветствующей пары разр дов регистра 2 множител равно единице, и на его втором выходе , когда значение соответствующейEach of the decoders 14 can be implemented using two two-input elements AND, the logical unit signal being generated at its first output when the value of the corresponding pair of bits of register 2 of the multiplier is equal to one, and at its second output, when the value of the corresponding

пары разр дов регистра 2 множител равно двум.pairs of register bits 2 are equal to two.

Устройство работает следующим образом.The device works as follows.

В исходном состо нии в регистрах I и 2 хран тс без знаков 6-разр дные соответственно множимое х и множитель , в регистре 3 - 8-разр дное утроенное множимое 3v (оно может быть предварительно сформировано либо На сумматоре. 4, либо с использованием дополнительной комбинационной схемы), накапливающий сумматор 4 обнулен.In the initial state, registers I and 2 are stored without signs 6-bit, respectively, multiplicand x and multiplier, in register 3 - 8-bit tripled multiplicand 3v (it can be preformed either by Adder. 4, or using additional combinational circuit), accumulating adder 4 reset.

Детально работу устройства рас1смотрим на примере умножени шожимогоWe consider the operation of the device in detail using the example of multiplying

Хна множитель У 110001 .С учетомHenna multiplier U 110001. Given

этого в исходном состо нии на первом выходе дешифратора 14 формируетс сигнал логической единицы, а на пр мык выходах элементов ИЛИ 8 образуетс двоичный код ..Л 101, из которого в блоке 20 осуществл етс выделение младшего значащего разр .да , что приводит к образованию сигнала признака П. По этому сигналу на выходе первого элемента ИЛИ 17 формируетс сигнал логической едини цы, который,.поступа по шине управлени группы 9 на управл ющие входы его коммутаторов 10, производит передачу на выходы одинарного множимого , которое далее поступает на первую группу входов матрицы 1I элементов И 12 и передаетс с разрешени того же сигнала признака П через первую линейку.элементов И 12 матрицы 11 и элементы ИЛИ 6 с определенным сдвигом на соответствующие информационныевход накапливающего сумматора 4. Собственно работа устройства начинаетс с момента прихода первого синхроимпульса на шину 22 синхрониз ции устройства. С разрешени этого синхроимпульса осуществл етс установка в ноль первой (самой мл.адшей), пары разр дов регистра 2 множител по сигналу признака П, и производит с прием информации в накапливающий сумматор 4 с его информационных входов. По окончании действи перво го синхроимпульса на шине 22 устрой ства одновременно с суммированием в накапливающем сумматоре 4 первого частичного произведени в устройстве выполн ютс следующие действи : на всех выходах дешифраторов 14;,14 образуютс сигналы логического нул и одновременно с этим на пр мых выходах элементов ИЛИ формируетс двоичный код , по которому в дальнейшем на третьем выходе блока 20 выделени младшего значащего; разр да формируетс сигнал признака П,; так как на всех выходах дешифраторов 14зсформи рованы сигналы логического нул , то на выходах первого и второго эле ментов ИЛИ 17 и 18 также присутству ют сигналы логического нул , а след вательно, на выходе элемента ШШ-НЕ 19. возникает сигнал логической ёдиницы , который, поступа по шине . управлени группы 9 на управл ющие входы его коммутаторов 10, производит передачу на выходы группы У утроенного множимого , которое далее поступает на первую группу входов . матрицы 1I элементов И 12; утроенное множимое по сигналу признака П передаетс с определенным сдвигом через третью линейку элементов И 12 матрицы 11 и элементы ИЛИ 6 на , соответствующие информационные входы накапливающего сумматора 4. На этом первый такт работы устройства заканчиваетс . Во втором такте с разрешени второго синхроимпульса на шине 22 синхронизации устройства осуществл -; етс установка в Ноль третьей (самой старшей пары разр дов регистра 2 множител по сигналу признака П и производитс прием информации в накапливающий сумматор 4 с его,информационных входов. По окончании действи второго синхроимпульса на шине 22 устройства одновременен с суммированием 9 накапливающем сумматоре 4 второго частичного произведени на пр мых выходах элементов ИЛИ формируетс двоичный кодЛ,. 000, по которому .на выходе окончани выделени блока 20 выделени младшего значащего разр да формируетс сигнал признака П. Этот сигнал поступает на выход 21 устройства, сигнализиру об окончании умножени чисел. Таким образом, умножение в устройстве двух рассмотренных 6-разр дных чисел выполнено за два такта. В общем же случае умножение двух 41 -разр дных чисел в предлагаемом устройстве, так же как и в известном СЗ выполн етс в среднем за тактов, причем длительность .такта . определ етс либо временем сложени .{v 2 -разр дных чисел в накапливающем сумматоре 4, либо задержкой информации в блоках 5,7,9,15,20, в мат)ице 1 1 и на элементах 17 и 19. Технико-экономическое преимущество предлагаемого устройства в сравнении с прототипом состоит в значительно меньших аппаратурных затратах при его реализации. Так, например, в устройстве при его реализации требуетс в 1,7 раза меньше аппаратуры. Скорость же работы предлагаемого устройства не ниже скорости работы прототипа.In the initial state, the signal at the first output of the decoder 14 generates a signal of a logical unit, and at the terminals of the outputs of the OR 8 elements a binary code is formed. An A 101, from which, in block 20, the least significant bit is extracted, which leads to the formation of a signal feature P. By this signal at the output of the first element OR 17 a signal of a logical unit is formed, which, through the control bus of group 9 to the control inputs of its switches 10, produces a single multiplicand to the outputs, which then goes and the first group of inputs of the matrix 1I of the elements AND 12 is transmitted from the resolution of the same signal of the symptom P through the first ruler of the elements AND 12 of the matrix 11 and the elements OR 6 with a certain shift to the corresponding information inputs of the accumulating adder 4. Actually, the device starts its operation on the bus 22 sync device. With the resolution of this clock pulse, the first one (the most mln), the pair of bits of register 2 of the multiplier is signaled at the signal of the sign P, is zeroed, and receives information into the accumulating adder 4 from its information inputs. Upon termination of the first sync pulse on the device bus 22 simultaneously with the summation in the accumulator 4 of the first partial product, the device performs the following actions: at all outputs of the decoders 14; 14 the signals of logical zero are generated and at the same time on the direct outputs of the elements OR a binary code is generated, using which later on the third output of the least significant selection block 20; the discharge forms the signal of the sign P ,; Since all the outputs of the decoders 14 generate logical zero signals, then the outputs of the first and second elements OR 17 and 18 also have logical zero signals, and therefore, the output of the SHSh-NE element 19. a signal of the logical unit occurs, which acting on the bus. control group 9 to the control inputs of its switches 10, transmits to the outputs of the group U threefold multiplicand, which then goes to the first group of inputs. matrix 1I elements And 12; The triple multiplied by the signal of the sign P is transmitted with a certain shift through the third line of elements AND 12 of the matrix 11 and the elements OR 6 to the corresponding information inputs of the accumulating adder 4. This completes the first operation cycle of the device. In the second clock cycle, with the resolution of the second sync pulse on the bus 22, the synchronization of the device performed; The third is set to Zero (the highest pair of bits of register 2 of the multiplier according to the signal of feature P and information is received into accumulating adder 4 from its information inputs. When the second clock pulse terminates on the device bus 22, it is simultaneously combined with the accumulating 9 accumulating adder 4 of the second partial the product at the direct outputs of the elements OR a binary code is generated, 000, according to which. at the exit of the end of the selection of the block of the selection of the least significant bit, a signal of the sign P. is generated. This signal It arrives at the device output 21, signaling the end of the multiplication of numbers. Thus, the multiplication in the device of the two considered 6-digit numbers is completed in two cycles. In the general case, the multiplication of two 41-digit numbers in the proposed device, as well as in known SZ is performed on average per clock cycle, and the duration of the .contact is determined either by the addition time. {v 2 -digit numbers in accumulating adder 4, or by delaying information in blocks 5,7,9,15,20, in the mat) Her 1 1 and on elements 17 and 19. The feasibility advantage is The desired device in comparison with the prototype consists in significantly lower hardware costs in its implementation. For example, in the device, when it is implemented, 1.7 times less hardware is required. The speed of the proposed device is not lower than the speed of the prototype.

фиг. JFIG. J

Claims

. DEVICE FOR THE EXTENSION OF ^ -DIGIT NUMBERS, containing η-bit register of multiplicable and n-bit register of multiplier, / and +2) -bit register of triple multiplicable, 2Г ”-digit accumulating adder, the first group of 2η -4 OR elements, the second group of AND / 2 OR elements, the first group of η / 2 AND elements, a group of n / 2 decoders and (h +2) switches, the first, second and third information inputs of the switches being connected respectively to the bit outputs of the η-bit register of the multiplicable and and +2 bit register of triple multiplicates ·, you the moves (2n -4) of the OR elements of the first group are connected respectively to the bit inputs from the third to the (2b ~ 2) 2nd 2g-bit accumulative adder, the outputs of each pair of bits of the And-bit register of the multiplier are connected to the first and second inputs of the corresponding OR element the second group and with the first and second inputs of the corresponding decoder, the write enable input of the P-bit register of the multiplier is connected to the clock input of the P-bit accumulating adder and the clock input of the device, characterized in that, in order to reduce the app Cost-temperature, the device comprises a matrix of ⁽² · / 2 + i) elements and having ή / 2 rows and (n + 2) column, the block allocation Jr. znacha- '· present discharge comprising first, second and third AND gates, the second group of h / 2 AND elements, the first and second OR elements, the ORINE element, the outputs of the switches being connected respectively to the first inputs of the elements AND columns of the matrix, the second inputs of the elements AND of the first row of the matrix are connected to the direct output of the first OR element of the second group, the second inputs of elements And the second and third rows of the matrix soy ineny to the outputs of the first and the AND unit vtorrgo isolation least significant bit inputs to OR-th element of the first group are connected to outputs (K + 2 - 2 / r ^- 1) th element U (x ~ matrix rows, the outputs of the first, of the second AND element of the first row of the matrix of ММ + 1) -goi / and + 2) -th elements of And the last row of the matrix are connected respectively with the first, second, (2i -1) -th and 2nd-bit inputs of the accumulating adder, the first outputs AND / 2 decoders are connected respectively to the first inputs of the elements AND of the first group, the second outputs of the decoder Hur connected soot • respectively with first inputs of elements * TGGGGGG ^VO T1 Tov and the second group, the second inputs of AND gates of the first and second groups are connected respectively to the direct output of the first OR gate of the second group and the outputs of the first and second members and blocks separation of the least significant digit and with the inputs of setting to zero П / 2 bits of bits of the h-bit register of the multiplier, the outputs of the AND elements of the first group are connected to the inputs of the first OR element, the outputs of the elements of the second group are connected to the inputs of the second OR element, the output of the first of the OR element is connected to the first input of the ORINE element and to the first control inputs of the switches, the output of the second OR element is connected to the second input of the OR-NOT element and to the second control inputs of the switches, the output of the OR-NOT element is connected to the third control inputs of the switches, direct the outputs of the second and third elements OR of the second group are connected respectively to the first inputs of the first and second elements AND of the block of the least significant digit allocation, the second inputs of the first and second elements And and the first input of the third element AND block of the least significant; the discharge is connected to the inverse output of the first OR element of the second group, the inverse output of the second OR element of the second group is connected to the third input of the second AND element and the second input of the third element AND of the least significant block: discharge, the third input of the third element And which is connected to the inverse output of the third element OR of the second group, the output I of the third element AND block selection! The least significant digit is connected to the output of the end of the multiplication device.