SU1104528A1 - Устройство дл выполнени обратного преобразовани Хаара - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ ОБРАТНОГО ПРЕОБРАЗОВАНИЯ ХААРА, содержащее элемент задержки сумматорвычитатель , первьш вход которого  вл етс  информационным входом устройства , первую и вторую группы элементов задержки, группу регистров сдвига , причем информационный выход i-ro (i 1, 2 -1) регистра сдвига группы соединен с информационным входом (i+1)-ro регистра сдвига группы, информационный выход ()-го регистра сдвига группы  вл етс  информационным выходом устройства, первый выход блока синхронизации соединен с тактойыми входами регистров сдвига группы,, отличающеес  тем, что, с целью упрощени  устройства, оно , содержит первый, второй, третий и четвертый коммутаторы, причем:выход элемента задержки подключен к первому информационному входу первого коммутатора , информационный выход которого соединен с вторым входом сумматора - вычитател , выход суммы которого соединен с информационным входом второго коммутатора, i-й (, 2 информа1шонный выход которого соединен с входом i-ro элемента задержки первой группы, выход которого подключен к 2i-My информационному входу первого коммутатора,

Description

Изобретение относитс  к вычислительной технике и радиотехнике и может быть использовано в цифровых системах св зи дл  построени  устройст цифровой фильтрации, сжати  изображе кий и йыделени  признаков, основанных на алгоритме быстрого преобразовани  Хаара. Известно устройство дл  вычислени  коэффициентов цреобразовани  Хаара Cl Однако оно отличаетс  сложностью и громоздкостью и не позвол ет осуществл ть обратное преобразование Хаара, т.е. произвести обратный пере ход от коэффициентов Хаара к отсчетам цифрового сигнала, что важно при применении в системах сжати  и фильтрации , работающих в реальном масштй бе времени. Наиболее близким техническим реше нием к изобретению  вл етс  устройство , содержащее соединенные последо вательно арифметические блоки, кажды из которых имеет суммирующий и вЬтчитающий выходы и двоичный сдвиговой регистр дл  делени  входных данных . на два, две группы регистров сдвигагруппу последовательно-параллельных и группу параллельно-последовательных регистров сдвига, переключатели и блок синхронизации, причем один из двух входов каждого арифметического блока подключен к одному из выходов группы параллельно-последова тельных регистров сдвига, второй вхо каждого арифметического блока, кроме первого, один из упом нутых переключателей подключает выборочно к суммирующему или вычитающему выходу предыдущего арифметического блока, а второй вход первого арифметического блока подключен к последнему выходу группы параллельно-последовательных регистров сдвига. Устройство осуществл ет переход от коэффициентов преобразовани  Хаара к отсчетам дискретного сигнала. Дл  выполнени  обратного преобразова ни  Хаара пор дка N 2 содержит п 2N регистров арифметических блоков и сдвига С23. Недостатки известного устройства сложность и аппаратурна  громоздкост Цель изобретени  упрощение устройства путем сокращени  числа испо зуемых арифметических блоков и регис ров сдвига.. Указанна .цель достигаетс  тем, что устройство дл  выполнени  обратного ортогонального преобразовани  Хаара, содержащее элемент задержки, сумматор - вычитатель, первый вход которого  вл етс  информационным входом устройства, первую и вторую группы элементов задержки, группу регистров сдвига, причем информационный выход i-ro (i 1,) регистра сдвига группы соединен с информационным в::одом, (i+1)-ro регистра сдвига группы , информационньй выход ()-го регистра сдвига группы  вл етс  информационным выходом устройства, первый выход блока синхронизации соединен с тактовыми входами регистров сдвига группы, содержит первый, второй , третий и четвертый коммутаторы, причем выход элемента задержки подключен к первому информационному входу первого коммутатора, информационный выход которого соединен с вторым входом сумматора вычитател , выход суммы которого соединен с информационным входом второго коммутатора, i-й .(i 1,) информационный выход которого соединен с входом i-ro элемента задержки первой группы, выход которого подключен к 21-му информационному входу первого коммутатора, (21+1)-й (i 1,) информационный вход которого соединен с выходом i-ro элемента задержки второй группы , вход которого подключен к 1-му информационному выходу третьего коммутатора , информационный вход которого соединен с выходом разнести сумматора - ьычитател , первый вход которого соедийен с входом элемента задержки, ()-й информационный выход второго коммутатора и (2 +2)-и информационный выход третьего коммутатора подклкзчен Соответственно к первому и второму информационным входам четвертого коммутатора, i-й (i 1,) информационный выход которого подключен к информационному входу i-ro регистра сдвига группы, «торой и третий выходы блоха синхронизации соединз ы с управл ющими входами соответственно первого и четвертого коммутаторов, четвертый выход блока синхронизации подключен к управл ющим входам второго и третьего коммутаторов. На фиг. 1 представлена схема устройства дл  N 2 16; на фиг. 2 J граф последовательности вычислени  обратного преобразовани  Хаара дл  N 16; на фиг. 3 и А - временные д аграммы работы и функциональные схе мы коммутаторов соответственно. Устройство (фиг. 1) содержит информационный вход 1, сумматор - вычитатель 2, имеющий два входа 3 и 3 и два выхода суммы 4 и разности 4, коммутаторы , элемент задержки 6-, группы элементов задержки , , и группу 7 регистров сдвига 7, информационный выход 8 блок 9 синхронизации, имеющий четыре выхода 10-13, которые подключены к одноименным управл ющим входам и группу регис коммутаторов ров сдвига. Каждый элемент задержки в устрой стве содержит один регистр сдвига, запоминающий поступившее число до прихода следующего. Дл  задержки мн горазр дных чисел необходимо соедин ть параллельно несколько регистров сдвига. Группа 7 регистров сдвига содержит дев ть регистров сдвига, включенных последовательно. На синхронизирующий вход регистров сдвига по ступает тактова  частота с одноимен ного выхода блока синхронизации. Информационные входы коммутаторов 5 , выходы коммутаторов 5,-5 на фиг. 1 пронумерованы сверху вниз На фиг. 2 р дом с каждой базовой операцией двухточечного обратного преобразовани  указан номер такта, во врем  которого она выполн етсй. На фиг. 3 цифрами 1-16 на ос х обозначены отсчеты входной выборки коэффициентов Хаара. На первой, вто рой, третьей и четвертой диаграммах приведены диаграммы работы соответственно первого, второго, третьего и четвертого коммутаторов. Номера информационных входов коммутатора 5 и выходов коммутаторов . показаны на фиг. 3 вертикальными р дами цифр 1-10; 1-5; 1-.6 и 1-9 соотв гственно . На фиг. 4 приведены ..ч схемы-ком мутаторов , реализованных на переключател х . Переключатель 14 с поступлением на синхронизирующий вход 10 тактово частоты от блока синхронизации после вательно подключает к своему выходу поочередно каждый из шестнадцати ин28 4 формационных входов. Первые дев ть информационных входов переключател  14 (фиг. 4) подключены к одноименным информационным входам коммутатора 5 . Информационные входы переключател  дес того по четырнадцатый подключены к информационным входам коммутатора 5 с второго по шестой, а п тнадцатый информационный вход переключател  14 подключен к информационному входу с номером дес ть коммутатора 5 .. Переключатели 14 и 14 с поступлением на синхронизирующие входы 11 тактовой частоты от блока синхронизации последовательно подключают свой информационный вход поочередно к каждому из восьми, выходов. Первые четыре информационных выхода переключател  14 подключены к одноименным информационным выходам коммутатора 5. П тый, шестой и седьмой выходы переключател  142 подключены к первому, второму и третьему выходамкоммутатора 52 соответственно. Восьмой выход переключател  14- подключен к п тому выходу коммутатора 52. Первые четыре выхода переключател  14 подключены к одноименным выходам коммутатора 5, . П тый и шестой выходы переключател  14 подключены соответственно к первому и второму выходам коммутатора 5, а седьмой и восьмой выходы переключател  14, - к п тому и шестому выходам коммутатора 5. Коммутатор 5.  вл етс  сдвоенным коммутатором, состо щим из переключателей 14 и I4j ,идентичных переключател м 14 и 14j. Выходы переключател  14 с первого по восьмой подключены к выходам коммутатора 5 с теми же номерами, а выходы переключател  145 первого по восьмой подключены к выходам коммутатора 5 с второго по дев тый. Блок 9 синхронизации на свои выходы подает тактовую частоту, синхронизирующую работу коммутаторов . и регистров сдвига группы 7. . Рассмотрим работу устройства на примере устройства вьтолнени  обратного ортогонального преобразовани  Хаара пор дка N 16 (фиг. 1). С часТотрй тактовых импульсов на вход уст-/ ройства поступают коэффициенты Хаара. На первый такт первый коэффициент Хаара h поступает на вход элемента задержки 6 и запоминаетс  в нем. На второй такт коммутатор 5, подключает

на вход сумматора - вычитател  свой первый информационный вход, а коммутаторы 5 и 5 подключают к своим первым выходам выходы 4 и 4 сумматора - вычитател  2. На этот такт на вход устройства поступает второй коэффициент Хаара, и сумматор - вычитатель вычисл ет сумму ( h к разность (h - h ). Сумма поступает на вход элемента задержки ( э. разность - на вход элемента задержки 6

На третий такт коммутаторы включены на второе положение На это такт на вход устройства поступает третий коэффициент Хаара. Вход З сумматора - вычитател  через коммутатор 5 подключен к выходу элемента задержки 6 сумматор - вычитател вычисл ет сумму (h, h) + hj) и разность ((h + hj) - hj) которые  вл ютс  первой базовой операцией второго этапа обратного преобразовани  Хаара (фиг. 2). Сумма поступает на вход элемента задержки 6, а разHoctb - на вход элемента 6 и т.д

На восьмой такт на вход устройства и вход 3 сумматора - вычитател  поступает восьмой кЬэффи1диент Ш Хаара, а на вхоД 3, сумматора - вычитател  через седьмой информационный вход коммутатора 5 йоступает отсчет, записанный в элементе задержки 6.. На этот такт сумматор йычитатель 2 вычисл ет четвертую базовую операцию третьего этапа обратного преобразовани  Хаара.

С дев того по шестнадцатый такты на вход устройства и на вход 3 сумматора - вычитател  2 Поступает коэффициенты Хаара с Дев того по шестнадцатый, и суммато р - вычитйтель 2 вычисл ет попарные суммы и разности, соответствующие базовым операци м четвертого этапа обратного преобразовани  Хаара. На эти такты коммутаторы 5 и 5j включены соответственно на п тое и шестое положени , и вычисленные отсчеты (первьй ,и второй. Третий и четвертый, ..., .п тнадцатьй и шестнадцатый) попарно поступают на первьй и второй информационные входы коммутатора 54. На дев тый такт коммутатор 5 подкотючает свои информационные входы к первому и Второму выходам (фиг. 3), и отсчеты первый и второй поступают на первый и второй регистры сдвига группы 7. На дес тый такт первый отсчет с выхода регистров сдвига группы 7 поступает на выход 8 устройства, а второй отсчет переходит в первый регистр. На этот такт коммутатор 5i свои информационные Входы подключает к- второму и третьему выходу, и третий и четвертый отсчеты поступают во второй и третий регистры соответственно. На след тощий такт на выход устройства поступает второй отсчет, а третий и четвертый отсчеты переход т в первый и второй регистры соответственно и т.д. Таким образом, начшгд  с дес того такта, на выход устройства последовательно поступают отсчеты цифрового сигнала.

Предлагаемое устройство дл  N 2 по сравнению с базовым объектом имеет преимущество в упрощении Конструкции , поскольку оно содержит всего оди арифметический блок и (N+3) регистров в то врем  как в базовом объекте содержитс  п Арифметических блоков и (2N) регистров.

Л,А,

 , ..

г /ЧЛ,- опеюии  Фltг.t

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ ОБРАТНОГО ПРЕОБРАЗОВАНИЯ ХААРА, содержащее элемент задержки сумматорвычитатель, первый вход которого является информационным входом устройства, первую и вторую группы элементов задержки, группу регистров сдвига, причем информационный выход i-ro (i = 1, 2ⁿ -1) регистра сдвига группы соединен с информационным входом (ί+1)-го регистра сдвига группы, информационный выход (2^h~*+2)-ro регистра сдвига группы является информационным выходом устройства, первый выход блока синхронизации соединен с тактовыми входами регистров сдвига группы,, отличающееся тем, что, с целью упрощения устройства, оно , содержит первый, второй, третий и четвертый коммутаторы, причем.выход элемента задержки подключен к перво му информационному входу первого коммутатора, информационный выход которого соединен с вторым входом сумматора - вычитателя, выход суммы которого соединен с информационным входом второго коммутатора, ί-й (i = 1, 2^П+2) информационный выход которого соединен с входом i-ro элемента задержки первой группы, выход которого подключен к 21-му информационному входу первого коммутатора, (21+1)-й (ί = = 1,2^h+:1+1) информационный вход которого соединен с выходом i-ro элемента задержки второй группы, вход которого подключен к i-му информационному выходу третьего коммутатора, информа- § ционный вход которого соединен с выходом разности сумматора-вычитателя, первый вход которого соединен с входом элемента задержки, (2*'‘² + 1)-й информационный выход второго коммута- С тора и (2^Г*²+2)-й информационный выход третьего коммутатора подключены соответственно к первому и второму информационным входам четвертого коммутатора, i-й (i = 1, 2^Π~^Ί+1) информационный выход которого подключен к информационному входу i-ro регистра сдвига группы, второй и третий выходы блока синхронизации соединены с управляющими входами соответственно первого и четвертого коммутаторов, четвертый выход блока синхронизации подключен к управляющим входам второго и третьего коммутаторов.