входу второго счетчика, выход первого блока задержки Соединен с вторым входом второго элемента И, nepBbtft, второй, третий, четвертый и п тый выходы первого блока синхронизации подключены соответственно ко второму
входу п того элемента ИЛИ, к третьему входу п того элемента ИЛИ, к второму входу четвертого элемента ИЛИ, к третьему входу четвертого элемента ИЛИ и к второму входу третьего элемента ИЛИ.
Изобретение относитс к вычислительной технике и может быть использовано в специализированных аналоговых вычислительных системах, в сеточных модел х. Известно устройство дл моделировани функционального сопротивлени содержащее преобразователь код сопротивление , св занный с регистром кода сопротивлени , арифметическим блоком и блоком управлени , соединенным с блоком пам ти и блоком синх ронизации II J. В этом устройстве в процессе эксплуатации в результате разогрева кодоуправл емого сопротивлени величина сопротивлени измен етс , вызыва изменение напр жени отпирани , приводит к снижению точности задани сопротивлени . , Наиболее близким по техническому решению к предлагаемому вл етс кодоуправл емый элемент сеточной модели , содержащий Р -сетку, два блока пам ти, три регистра и два элемента И, блок слежени , блок разв зки, программный блок соединен с блоком управлени t2. Однако это устройство при задании проводимости в конце диапазона при задании малых величин проводимости имеет значительную относительную погрешность. Целью изобретени вл етс повышение точности задани проводимости в конце диапазона при задании малых величин проводимости. Поставленна цель достигаетс тем что в кодоуправл емый узел сточной модели, содержащий R-сетку, два бл ка пам ти, три регистра и два элемен та И, введены п ть элементов И.ПИ, два счетчика, блок задержки, -два блока синхронизации, два формировате л пр моугольных импульсов, мультиплексор , шифратор и генератор тактовых импульсов, выход которого подключен к первому входу первого элемента И, выход которого соединен с входом сдвига первого регистра и со счетньм. входом первого счетчика, знаковый выход которого подключен к входу направлени сдвига первого регистра, выход которого соединен с информационным входом первого блока пам ти, выход которого соединен с входами задани , параметров R-сетки, вхоД записи данных устройства подключен к информационному входу второго блока пам ти, выход которого соединен с разр дными входами второго и третьего регистров, выходы которых подключены к разр дным входам соответственно первого регистра и первого счетчика, адресный вход устройства соединен с первым входом первого элемента ИЛИ и с первым информационным входом мультиплексора, выход которого подключен к адресному входу второго блока пам ти, вход разрешени работы которого соединен с выходом первого элемента ИЛИ, вход пуска устройства со)гдинен с вторым входом первого элемента ИЛИ, с управл ющим входом мультиплексора , с входами блока задержки и первого формировател пр моугольных импульсов, выход которого подключен к входу первого блока синхронизации и к установочному входу второго счетчика , выход которого соединен с вторым информационным входом мультиплексора и с входом шифратора, выход которого подключен к первому входу/ второго элемента И, выход которого соединен с вторым входом первого элемента И, третий вход которого соединен с выходом второго элемента ИЛИ и с входом формировател пр 3 моугольных импульсов, выход которого подключен к управл ющему входу первого блока пам ти и к входу второго блока синхронизации, первый выход которого соединен с первым входом третьего элемента ШШ, выход которого подключен к входам разрешени записи первого регистра и первого счетчика, группа информационных выходов которого подключена к группе, входов второго элемента ИЛИ, второй и третий выходы второго блока синхронизации подключены к первым входам соответственно четвертого и п того элементов ИЛИ, выход четвертого элемента ИЛИ соединен с входами разреше ни записи второго и третьего регистров , выход п того элемента ИЛИ подключен к счетному входу второго счетчика, выход первого блока задержки соединен с вторым входом второго элемента И, первый, второй, третий, четвертый и п тый выходы пер вого блока синхронизации подключены соответственно к второму входу п того элемента ИЛИ, к третьему входу п того элемента ИЛИ, к второму входу четвертого элемента ШШ, к третьему входу четвертого элемента ИЛИ и к второму входу третьего элемента ИЛИ На чертеже представлена схема устройства. Устройство содержит регистры 1 и 2, элементы И 3 и 4, генератор 5 так товых импульсовi элемент ИЛИ 6,счетчик 7, регистр 8, блок 9 пам ти, R-сетку 10, блок 11 пам ти, мультиплексор 12, элемент ИЛИ 13, формирователь 14 пр моугольных импульсов, блок 15 задержки, шифратор 16, счетчик 17, элемент ИЛИ 18, блок 19 синхронизации, элементы ИЛИ 20 и 21 блок 22 синхронизации, формирователь 23 пр моугольных импульсов. Устройство работает следующим об разом. Перед началом работы в оперативное запоминающее устройство (ОЗУ) в блок 11 пам ти записывают массив кодов проводимости в представлении с плавающей зап той. Дл этого на вход 1 блока 11 подают записываемый код , на адресный вход через мульти плексор 12 подают адрес, а в момент записи на вход разрешени работы подаетс импульс с выхода первой схемы ИЛИ 13. 554 После завершени загрузки блока 11 на вход пуска устройства подают уровень Пуск, который поступает на вход первого формировател 14, через блок 15 задержки на вход элемента И 3 и через элемент ИЛИ 13 на вход разрешени работы блока 11. С выхода, формировател 14 импульс поступает на вход блока 19 синхронизации и на вход счетчика 17, устанавлива его в исходное состо ние. С перйого выхода блока 19 синхронизации импульс поступает.на вход элемента ИЛИ 20 и далее на вторые входы регистров 1 и 2, разреша запись кодов с выхода блока 11 в регистры 1 и 2. Импульс с второго выхода блока 19 синхронизации через четвертый элемент ИЛИ 21 поступает на входы регистра 8 и реверсивного счетчика 7 соответственно, разреша перезапись кодов в них. Импульс с третьего выхода блока 19 синхронизации через второй элемент ИЛИ 18 поступает на вход счетчика 17, перебрасыва его в следующее состо ние. Содержимое счетчика 17 поступает на второй вход мультиплексора 12 и шифратор 16. Мультиплексор вьдает на адресный вход блока 11 очередной адрес, и на выходе блока 11 по вл ютс новые коды мантиссы и пор дка заносимой проводимости . Импульс с четвертого выхода блока 19 синхронизации поступает на вход элемента ИЛИ 20, с выхода которого на входы регистра мантиссы 1 и регистра 2 поступает сигнал разрешени записи. По этому сигналу коды с выхода блока 11 перезаписываютс в регистр 1 и в регистр 2. Импульс с п того выхода блока 19 синхронизации поступает на вход элемента ИЛИ 18 и далее на вход счетчика 17, перебрасыва его в следующее состо ние. Содержимое счетчика 17 поступает через мультиплексор 12 на адресный вход блока 11, и на его выходе по вл ютс очередные коды. Шифратор 16 в ответ на сигнал из счетчика 17 выдает потенциал на первый вход элемента И 3, на втором входе которого действует сигнал с выхода блока 15 задержки. С выхода элемента И 3 сигнал поступает на первый вход элемента И 4. Если код пор дка, записанный в реверсивный счетчик 7, отличаетс от нул , от элемента ИЛИ 6 на третий вход элемента И 4 также поступает разрешающий потенциал. С выхода генератора 5 тактовых импульсов импуль сы, поступаюпще на второй вход элемента И 4, подаютс через элемент И 4 на первый вход реверсивного счет чика 7.и на второй вход регистра сдвига 8, сдвига код мантиссы. Импульсы через элемент И 4 от генерато 5 тактовых импульсов проход т до тех пор, пока содержимое реверсивного счетчика 7 станет равным нулю, при этом на выходе элемента ИЛИ 6 по вл етс запрещаюпщй потенциал, и элемент И 4 закрываетс по третьему входу, прекраща доступ импульсов в регистр 8 и в реверсивньй счетчик 7 и прекраща сдвиг кода. Направление сдвига определ ет знаковый разр д реверсивного счетчика 7, действующий на первом входе регистра 8. Запрещающий потенциал с выхода элемента ИЛИ 6 поступает также на вход формировател 23, с выхода которого на первьш вход блока 9 пам ти поступает импульс, разрешени записи. Сдвинутый код мантиссы с выхода регистра 8 поступает на второй вход блока 9 пам ти и под воздействием импульса разрешени записи заноситс в блок 9 пам ти, устанавлива величину проводимости Р сетки 10. Импульс с выхода второго формировател 23 поступает также на вход 6jioKa 22 синхронизации. С первого выхода блока 22 импульс поступает на второй вход четвертого элемента ИЛИ 21 и далее на четвертый и третий входы регистра 8 и реверсивного счетчика 7 соответственно. П6 этому сигналу осуществл ют перезапись содержимого регистра 1 в регистр 8, регистра 2 - в реверсивный счетчик 7. Импульс с второго выхода блока 22 поступает на третий вход элемента ИЛИ 20 и далее на вторые входы регистров 1 и 2, разреша перезапись кодов с выхода блока 11,. Импульс с третьего выхода блока 22 поступает на третий вход второго элемента ИЛИ 18 и далее на счетчик 17. Содержимое счетчика 17 поступает на второй вход мультиплексора 12 и шифратор 16. Мультиплексор 12 вьщает на адресньй вход блока 11 очередной адрес, и на выходе блока 11 по вл ютс очередные коды. Шифратор 16 вьщает на первьй вход элемента 3 разрешающий потенциал, и устройство работает,как описано вьш1е, задава величину проводимости очередного кодо управл емого элемента сеточной модели , при этом код установленной проводимости в представлении с фиксированной зап той хранитс в блоке 9 пам ти до следующего обращени к R-сетке 10. Применение изобретени повьш1ает точность решени задачи на сеточной модели и сокращает врем подготовки данных перед введением их в пам ть сеточной модели.