SU1076900A1 - Устройство дл распределени информации - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ИНФОРМАЦИИ, содержащее дешифратор , блок анализа результатов и блок мультиплексоров, причем информационные вхолы с первого по п -и (П - число информационных двоичных слов) дешифратора соединены соответственно с информационными входами с первого по п -и устройства, выходы с первого по и -и блока мультиплексоров  вл ютс  информационными выходами устройства, отличающеес  тем, что, с целью расширени  области применени  путем обеспечени  возможности осуществлени  сортировки кодов чисел как в возрастающем, так и в убывающем пор дке и сокращени  количества оборудовани  ,в него введены входной регистр , шифратор и блок управлени , содержащий четыре элемента задержки , п ть триггеров, четыре элемента ИЛИ, п ть элементов И, группу элемен±ов И и регистр, причем информационные входы входного регистра соединены соответственно с информационными входами дешифратора, информационные выходы входного регистра соединены соответственно с информационными входами блока мультиплексоров , управл ющий вход которого соединен с выходом шифратора , информационный вход которого соединен с первым выходом блока анализа результатов, второй выход которого соединен с входом установки в единицу первого триггера блока управлени , третий выход блока анализа результатов соединен с входом установки в единицу второго триггера и первым входом первого элемента ИЛИ блока управлени , четвертый выход блока анализа результатов соединен с входом установки в единицу третьего триггера, входом сброса четвертого триггера и первым входом второго элемента ИЛИ блока управлени , первый,и второй входы третьего элемента ИЛН которого соединены соот-г ветсхвенно с первым и вторым выходами дешифратора, первые входы элементов И с первого по четвертый блока управлени  соединены с управл ющим входом входного регистра и входом синхронизации устройства, вход первого элемента задержки, вторые входы первого и второго элементов ИЛИ, вход сброса второго триггера, первый вход четвертого элемента ИЛИ и управл ющий вход регистра блока управлени  соединены с установочным О входом устройства, информационные входы регистра блока управлени  соединены соответственно с выходами С5 дешифратора, входы с первого по шессо той блока анализа результатов соединены соответственно с выходом первого элемента И, выходом второго о элемента задержки, выходом второго элемента И,пр Ь ым выходом п того триггера, выходом п того элемента И и первым входом п того элемента И блокауправлени , выход третьего элемента задержки которого соединен с управл ющим входом дешифратора, выходы регистра блока управлени  соединены соответственно с первыми входами элементов И группы н входами первой группы блока анализа результатов , входы второй группы которого, соединены соответственно с выходами

Description

элементов И группь блока управлени  выход первого элемента задержки бло ка управлени  соединен с входом установки в единицу четвертого триггера , пр мой выход которого соединен с вторым входом первого элемента И, пр мые выходы первого второго и третьего триггеров соединены соответственно с вторыми входами третьего , второго и четвертого элементов И инверсный выход второго,триггера соединен с входом третьего элемента задержки, выходы первого и втб-. рого элементов ИЛИ соединены осот-:ветственно с входами, сброса третьего и первого триггеровр вход четвертого элемента задержки соединен с, выходом п того элемента ИЛИ , первый вход которого соединен с БЫХОДО М третьего элемента И и вторым входом п того элемента И, второй вход п того элемента ИЛИ соединен с выходом четвертого элемента И. входом второго элемента задержки и вторыми входами группы элементов И, выход че твертого элемента задержки соединен с вторым входом четвертого элемента ИЛИ, выход которого соединен с входом установки в единицу п того триггера, инверсный выход и вход сброса которого соединены соответственно с первым входом п того элемента И и выходом третьего элемента ИЛИ

2. Устройство поп„ 1, отличающеес  TeMf что-блок анализа результатов содержит двадцать элементов ИЛИ, двадцать п ть элементов И и дешифраторf причем первые входы элементов ИЛИ с первого по шестой соединены соответственно с вторым, четвертым, третьим, первым и вторым входами первой группы бло-ка , вторые входы элементов ИЛИ с первого по шестой соединены соответственно с третьим, п тыМу шестыгд;, первым, ПЯТЫМ и шестым входами первой группы блока, первые входы первого и второго, третьего и четвертого , п того и шестого г седьмого и восьмого / дев того и дес того,, одиннадцатого и двенадцатого элементов И соединены соответственно с первым, вторым, четвертым, шестым., п тым и третьим входами первой группы блока, первый вход тринадцатохо элемента И, второй вход тринадцатого . элеме-нта И, первый вход четырнадцатого элемента И, второй вход четьгрнадцатого элемента И, первый вход п тнадцатого элемента И, второй вход п тнадцатого элемента И соединены

соответственно с первым, шестым, четвертым, третьим, п тым и вторым входами первой группы блока, выходы элементов ИЛИ с первого по шестой соединены соответственно с вторыми входами элементов И с первого по шестой и втор1 1ми входами элементов И с седьмого по двенадцатый, выхо&ы элементов И с первого по шестой соединены соответственно с первыми входами элементов ИЛИ с седьмого подвенадэдатый , выходы которых соединены с первыми входами элементов И с шесогнадцатого по двадцать первый, вторыевходы которых соединены с третьим входом блока, выходы элементов И с седьмого по двенадцатый соединены соответственно с вторыми входа-; ми восьмого, седьмого, дев того, дес того, одиннадцатого и двенадцатого элементов ИЛИ, выходы элементов И с шестнадцатого по двадцать первый соединены соответственно с первыми входами элементов ИЛИ с тринадцатого по восемнадца тый, вторые входы которых соединены соответственно с входами с первого по шестой второй группы блока, третий вход тринадцатого элемента ИЛИ соединен с п тым входом блока, шестой вход которого соединен с первыми входами двадцать второго и . двадцать третьего элементов И, вторые входы которых соединены соответственно с первым входом двадцать четвертого элемента И,- первым и вторым входами блока, первым входом двадцать п того элемента И.и управл ющим входом дешифратора, второй вход двадцать четвертого элемента И соединен с четвертым входом блока, выходы элементов И с тринадцатого по п тнадцатый соединены соответственно с входами с первого по третий дев тнадцатого элемента ИЛИ, выход которого соединен с вторым входом двадцать п того элемента И, выход которого соединен с первым входом двадцатого элемента ИЛИ, второй вход которого соединен с выходом двадцать третьего элемента И, а третий вход - с выходом дешифратора, информационные входы которого соединены соответственно с входами первой группы блока, выходы двадцать второго и двадцать четвертого элементов И, двадцатого элемента ИЛИ  вл ютс  соответственно вторым, четвертым и третьим выходами блока, выходы элементов ИЛИ с тринадцатого по восемнадцатый  вл ютс  первым входом блока. Изобретение относитс  к вычисли тельной технике и предназначено дл  сортировки кодов чисел в возрастающем или убывающем пор дке или дл  коммутации цифровых каналов св  зи. Известно устройство,предназначен ное дл  выбора среднего по величине числа, в состав которого вход т схемы сравнени  и узлы анализа l Недостатком данного.устройства  вл ютс  ограниченные функциональные; возможности. Наиболее близким техническим решением к предлагаемому  вл етс  уст ройство дл  обработки цифровой информации , содержащее компараторы, блок мультиплексоров, дешифратор и блок анализа результатов, причем, входные шины сравниваемых чисел соединены с информационными входами блока мультиплексоров и компарэ торов, выходы которых соединены с информационными входами блока анализа результатов, управл ющие входы которого подключены к выходам дешифратора , а управл ющие выходы - к управл ющим входам блока мультиплек соров 2 . Однако известное устройство характеризуетс  ограниченными функциональными возможност ми, так как оно предназначено дл  сравнени  тре двоичных чисел и выбора по величине только одного из них - большего среднего или меньшего. Цель изобретени  - расширение о ласти применени  устройства путем обеспечени  возможности осуществле ни  сортировки кодов сел как в: возрастающем, так и в убывающем пор дке и сокращение количества оборудовани  устройства. Поставленна  цель достигаетс  тем, что в устройство дл  распределени  информации, содержащее дешифратор , блок анализа результатов и блок мультиплексоров, причем информационные входы с первого по п -и (п - число информационных двоичных слов) дешифратора соединены соответственно с информационными входами с первого по, П -и устройства , выходы с первого по г -и блока мультиплексоров  вл ютс  информационными выходами устройства, введены входной регистр, шифратор и блок управлени , содержащий четыре элемента задержки, п ть триггеров, четыре элемента ИЛИ, п ть элементов И, группу элементов Ни регистр причем информационные входы вход- ного регистра соединены соответственно с информационными входами дешифратора, информационные выхода входного регистра соединены соответственно с информационными входа . ми блока мультиплексоров, управл ю ,. щий вход которого соединен с выходом шифратора, .информационный вход которого соединен с.первым выходом блока анализа результатов, рторой выход которого соединен с входом у.становки в единицу первого триггера блока управлени , третий выход блока анализа результатов соединен с входом установки в единицу второго триггера и первым входом первого элемента ИЛИ блока управлени , четвертый выход блока анализа результатов соединен .с входом установки в единицу третьего триггера, входом сброса четвертого триггера и первым входом второго элемента ИЛИ блока уп равлени , первый и второй входы третьего элемента ИЛИ которого соединены соответственно с первым и вторым выходами дешифратора, первые входы элементов И с первого по четвертый блока управлени  соединены с управл ющим входом входного регистра и входом синхронизации устройства , вход первого элемента з.адержки, вторые входы первого и второго элементов ИЛИ, вход сброса второго триггера, первый вход четвертого элемента ИЛИ и управл ющий вход регистра блока управлени  соединены с установочным входом устройства, информационные входы регистра блока управлени  соединены соответственно с выходами дешифратора, входы с первого по шестой блока анализа результатов соединены соответственно с выходом первого элемента И, выходом второго элемента задержки, выходом второго элемента И, выходом п того триггера, выходом п того элемента И и первым входом п того элемента И блока управлени , выход третьего элемента задержки которого соединен с управл ющим входом дешифратора , выходы регистра блока управлени  соединены соответственно с первыми входами элементов И группы и входами первой группы блока анализа результатов у входы второй группы которого соединены соответственно с ; выходами элементов И группы блока управлени , выход первого элемента задержки блока управлени  соединен с входом установки в единицу четвертого триггера, пр мой выход которого соединен с вторым в.ходом первого элемента И, пр мые выходы пер- : вого, второго и третьего триггеров соединены соответственно с вторыми входами третьего, второго и четвертого элементов И, ин-вёрсный выход второго триггера соединен с входом третьего элемента задержки, выходы первого и второго элементов ИЛИ соединены соответственно с входами сброса третьего и первого триггеров, вход четвертого элемента задержкисоединен с выходом п того элемента ИЛИ, первый вход KOTOpoi o соединен с выходом третьего элемег-гга И и вгг рым входом п того элемента И, втор вход п того элемента ИЛИ соединен выходом четвертого элемента И,, вхо дом второго элемента задержки и вт рыми входами группы элементов И, выход четвертого элемента задержки .соединен с вторым входом четвертог элемента .ИЛИ, выход которого соеди нен с входом установки в- единицу п того триггера, инверсный выход и вход сброса которого соединены соответственно с первым входом п того элемента И и выходом третье элемента ИЛИ а Кроме того, блок анализа резуль татов содержит двадцать элементов ИЛИ, двадцать п ть элементов И и дешифратор, причем первые входы элементов ИЛИ с первого по шестой соединены соответственно с вторым, четвертым/ третьим, первым и вторы входами- первой группы блока, вторы входы элементов ИЛИ с первого по шегстой соединены соответственно с третьим, п тым, шестом, первым, ПЯ1ТЫМ и шестьп вход1;ами первой груп пы блока, первые входа первого и в рого, третьего и четвертого, п тог и шестого, седьмого и восьмого дев того и дес того, одиннадцатого и двенадцатого элементов И соеди-нены соответственно с первым, вторым , четвертым, шестым, п тым и третьим входами первой группы блок первый вход тринадцатого элемента второй вход тринадцатого элемента первый вход четырнадцатого элемент И, второй вход четырнадцатого элемента И, первый вход п тнадцатого элемента И, второй вход п тнадцато элемента И соединены соответственно с первым, шестым, четвертым,- третьи п тым и вторь / входами первой групп блока, выходы элеке1 тов ИЛИ с перво го по шестой соединены соотватственно с вторым-И входами элементов И с первого rto шестой и вторыми входадМИ элементов И с седьмого по двенадцатый выходы элементов И с первого по Шестой соединены соответственно с первыми входами элементов ИЛИ с седьмого по двенадцатый , выходы которых соединены с пер выми входами элементов И с шестнадцатого по двадцать первый, вторые входы которых соединены с третьим входом блока, выходы элементов И с седьмого по двенадцатый соединены соответственно с вторыми входами восьмого, седьмого, дев того, дес того , одиннадцатого и двенадцатого элементов ИЛИ, выходы элементов И с шестнадцатого по двадцать первый соединены соответственно с первыми входами элементов ИЛИ с тринадцатого по восемнадцатый, вторые входы которых соединены соответственно с входами с первого по шестой в1орой группы .блока, третий вход тринадцатого элемента ИЛИ соединен с п тым входом блока, шестой вход которого соединен с первыми входами двадцать второго и двадцать третьего элементов И, вторые входы которых соединены соответственно с первым входом двадцать четвертого элемента И, первым и вторым входами блока, первым входом двадцать п того элемента И и,управл ющим входом дешифратора, второй вход двадцать четвертого элемента И соединен с четвертым входом блока, выходы элементов И с тринадцатого по п тнадцатый соединены соответственно с входами с первого по третий дев тнадцатого элемента ИЛИ, выход которого соединен с вторым входом двадцать п того элемента И, выход которого соединен с первым входом двадцатого элемента ИЛИ, второй вход которого соединен с выходом двадцать третьего элемента И, а третий вход - с выходом дешифратора, информационные входы которого соединены соответственно с входами первой группы блока, выходы двадцать второго и двадцать четвертого элементов И, двадцатого элемента ИЛИ  вл- ютс  соответственно вторым, четвертым и третьим выходами блока, выходы элементов ИЛИ с тринадцатого по восемнадцатый  вл ютс  ibepBbiM входом блока На фиГе 1 изо.бражена структурна  схема устройства дл  распределени  информации; на фиг. 2 -- функциональна  схема блока управлени / на фиг, 3 - функциональна  схема блока анализа результатов; на фиг. 4 - схема перестановки блоков сорти-руемых кодов чисел. В состав устройства вход т Дешифратор 1, входной регистр 2, блок 3 рдультиплексоров, шифратор 4, блок 5 анализа результатов, блок б .управлени , информационные входы 7 с первого по г -и, информационные выходы 8 с первого по Я -и, вход 9 синхронизации, управл ющий вход 10, входы 11-16..блока .6, выходы 17-23 блока б, перва  группа выходов 24 блока б, втора  группа выходов 25 блока 6 управлени , п ть триггеров 26-30, п ть элементов ИЛИ 31-35, п ть элементов И 36-40, четыре элемента 41-44 задержки, регистр 45, группа элементов И 46, элементы ИЛИ 47-66, элементы И 67-91 и дешифратор 92 единицы. Устройство дл  распределени  инфор1мации работает следующим образом. Сигнал, определ ющий начало работы устройства, поступает на управл ющий вход 10 устройства (фиг.1) и устанавливает три-ггеры 26-28 и регистр 45 в нулевое состо ние, а триггер 30 в единичное (фиг. 2) . При сортировке кодов чисел они поступают последовательно по разр дам и параллельно по словам на ин формационные входы 7 устройства (фиг. 1). Битовый срез (код определенных разр дов поступивших чисел чисел декодируетс  дешифратором 1 фиг. 1) и зажимаетс  в триггере 29 и регистре 45 (фиг. 2). Сигнал с триггера 30 поступает на вход элемента И 36, на другой вход которого поступает синхронизирующий сигнал (вход 9 синхронизации устройства). На выходе элемента И 3 вырабатываетс  сигнал 17 опроса, который поступает на входы элементов И 85 и 86 блока анализа результатов (фиг. 3). На выходах элементов И 85 и 86 формируютс  сигналы 11 и 12 анализа состо ни  -триггера 29 (фиг. 2). Единичное состо ниетриггера 29 определ ет равенство разр дов битовых срезов (коды битовых срезов 000 или 111) , а нулевое соето ние - по вление первой неравнозначности в битовом Срезе. При наличии сигнала 11 на элементе И 86 (фиг, 3) он поступает на триггер 26 фиг. 2). Сигнал с триггера 26 поступает на вход элемента И 37, на др гой вход которого поступает сийхронизирующий сигнал (вход 9 синхронизации устройства). Сигнал с выхода элемента И 37 через вход 22 и элемент . ИЛИ 59 блока анализа результатов (фиг. З) поступает в шифратор 4 (фиг. 1), который настраивает бло . 3 мультиплексоров на необходимую перестановку битов сортируемых кодов чисел. Дл  сортировки трех кодов чисел существует шесть перестан вок П - Tig (фиг. 4) . После выполнени  настройки блока 3 мультиплексоров на требуемую перестановку (коммутацию определенных его входов и выходов) осуществл етс передача битового среза из входного регистра 2 через блок 3 мультиплексоров на информационные выходы В устройства.. Сигнал с выхода элемента И 37 (фиг. 2) через элемент ИЛИ 35, элемент 44 задержки и элемент ИЛИ 33 поступает также на сброс триггера 29. Указанные действи  выполн ютс  до тех пор, пока не по витс  перва  неравнозначность битов в битовом срезе. При этом на выходе элемента И 85 по вл етс  сигнал 12 (фиг. 3V, который поступает на триггер 27 (йиг. 2). Сигнал с триггера 27 поступает на вход элемента И 38, на другой вход которого поступает синхронизирующий сигнал (вхо 9 синхронизации устройства). Сигнал с выхода элемента И 38 через группу элементов И 46 И элементы ИЛИ 59-64 блока анализа результатов (фиг. З) поступает в шифратор 4 (фиг. 1), который настраивает блок . 3 мультиплексоров на необходимую перестановку. Каждый из элементов ИЛИ 59-64 (фиг. 3) выполн ет сборку сигналов дл  осуществлени  перестановки П ( - число перестановок, - б). Каждой кодовой неравнозначности соответствует два типа перестановок , из которых выбираетс  дл  схемной реализации люба . Например, коду битового среза трех чисел 001 соответствуют перестановки П и П (фиг. 4). Это св зано с тем, что условно прин то следук дее: максимальный код числа или разр д битового среза всех трех кодов чисел должен быть выведен на выходе Ч-., (8) , а минимальный код числа (разр д) - на выходе Y, (8д) . Поэтому коду 001 (Х Х Х) соответствуют перестановки П ;, и 1, в которых третий бит Х  вл етс  максимальным (вход Хз блока 3 мультиплексоров должен быть соединен с выходом Блок 5 анализа результатов синтезирован в соответствии с таблицей определени  перестановок битов. Бо втором столбце таблицы помещены биты первой кодовой неравнозначности , а в колонке 1 - соответствующие им номера перестановок. Третий столбец содержит коды битовых срезов, поступающие на входы 7 устройства в момент времени t(,n которые не измен ют соответствующих перестановок первых кодовых неравнозначностей . Так, если перва  неравнозначность была 001, то последующие коды битовых срезов.110, 000 и 111 не измен ют перестановку П) или П 3 . .Возможны три случа  повторени  перестановок первой кодовой неравнозначности . Первый случай - случай повторени  поступлени  первой кодовой неравнозначности. В блоке анализа результатов (фиг. 3) он определ етс  с помощью дешифратора 92 одной единицы, наличие сигнала с выхода которого сигнализирует о необходимости поворота предыдущей перестановки . Второй случай св зан с равенством всех трех битов в битовом срезе (коды 000 и 111) и реализуетс  элементом И 87, сигнал с выхода которого подтверждает, что триггер 29 (фиг. 2) находитс  в. единичном состо нии (наличие кода 000 или 111 на информационных входах 7 устройства ) . Третий случай соответствует равенству двух других битов в битовом срезе. Например, если перва  кодова  неравнозначность 001 ( Хз)f то при поступлении кода 110 перестановка П не должна измен ть Это условие определ етс  элементом ИЛИ 65 (фиг. 3) . Анализ указанных случаев условий) выполн етс  посл формировани  блоком 6 управлени  сигнала 18 на выходе элемента 42 задержки (фиг. 2, Если эти три услови  отсутствую то сигнал 13 на выходе элемента ИЛИ 66 (фиг. 3) поступает в блок управлени  фиг, 2) дл  формировани  сигнала 19 на выходе элемента И 39, определ ющего наличие ввода в устройство второй кодовой неравно значности и выполн ющего подключени узла определени  перестановки второ кодовой неравнозначности (элементы И 67-78 и элементы ИЛИ 47-58 через элементы И 79-84 к элементам ИЛИ 59-64 (фиг. 3). Узел определени  перестановки второй кодовой неравнозначности построен в соответствии со значени ми кодов второго и, третьего столбцов таблицы путем ана лиза сигналов дешифрации этих кодов После обнаружени  второй кодовой неравнозначности блоком управлени  на выходе 20 (фиг. 2) формируетс  сигнал, запрещающий дальнейший прием кодовых последовательносте на входы дешифратора 1 (фиг. 1) и сообщающий об окончании сравнени  трех кодов чисел. Описанна  методика синтеза устройства дл  распределени  информации может быть использована дл  построени  устройства сортировки четырех , восьми и т.д. кодов чисел. Устройство дл  распределени  информации можно примен ть и в качестве многоканального коммутатора с децентрализованной настройкой в тех случа х, когда  вл етс  запрещенным неординарное соединение одного какого-либо выхода коммутатора с его несколькими входами, т.е. когда требуетс , чтобы коды адресов, поступающие на входы устройства, были все разные. В предлагаемом устройстве по сравнению с прототипом сокращено i количество оборудовани ,, так как оно не требует наличи  сложных компараторов дл  обработки информации параллельно по словам и параллельно по разр дам. Кроме того, по сравнению с прототипом,, выполн ющим выбор одного какого-либо числа (большего, среднего, меньшего), устройство дл  распределени  информации осуществл ет более общий случай упор дочени  всех чисел и может выполн ть функции многоканального коммутатора .

Продолжение таблицы

Claims (2)

1. УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ИНФОРМАЦИИ, содержащее дешифратор, блок анализа результатов и блок мультиплексоров, причем информационные входа с первого по η -й ( И - число информационных двоичных слов) дешифратора соединены соответственно с информационными входами с первого по η -й устройства, выходы е первого по η -й блока мультиплексоров являются информационными выходами устройства, отличающееся тем, что, с целью расширения области применения путем обеспечения возможности осуществления сортировки кодов чисел как в возрастающем, так и в убывающем порядке и сокращения количества оборудования ,в него введены входной регистр, шифратор и блок управления, содержащий четыре элемента задержки, пять триггеров, четыре элемента ИЛИ, пять элементов И, группу элеменФов И и регистр, причем информационные входы входного регистра соединены соответственно с информационными входами дешифратора, информационные выходы входного регистра соединены соответственно с информационными входами блока мультиплексоров, управляющий вход которого соединен с выходом шифратора, информационный вход которого сое‘динен с первым выходом блока анализа результатов, второй выход которого соединен с входом установки в единицу первого триггера блока управления, третий выход блока анализа результатов соединен с входом установки в единицу второго триггера и первым входом первого элемента ИЛИ блока управления, четвертый выход блока анализа результатов соединен с входом установки в единицу третьего триггера, входом сброса четвертого триггера и первым входом второго элемента ИЛИ блока управления, первый,и второй входы третьего элемента ИЛИ которого соединены соот·*, ветственно с первым и вторым выходами дешифратора, первые входы эле- § ментов И с первого по четвертый бло- ~ ка управления соединены с управляющим входом входного регистра и входом синхронизации устройства, вход первого элемента задержки, вторые входы первого и второго элементов ИЛИ, вход сброса второго триггера,^ первый вход четвертого элемента ИЛИ и управляющий вход регистра блока управления соединены с установочным входом устройства, информационные входы регистра блока управления соединены соответственно с' выходами дешифратора, входы с первого по шестой блока анализа результатов соединены соответственно с выходом первого элемента И, выходом второго элемента задержки, выходом второго элемента И,прямым выходом пятого триггера, выходом пятого элемента И и первым входом пятого элемента И блока'управления, выход третьего элемента задержки которого соединен с управляющим входом дешифратора, выходы регистра блока управления соединены соответственно с первыми входами элементов И группы и входами первой группы блока анализа результатов, входы второй группы которого, соединены соответственно с выходами ΰ069ΖοΤ элементов И группы блока управления выход первого элемента, задержки блока управления соединен с входом установки в единицу четвертого триггера, прямой выход которого соединен с вторым входом первого элемента И, прямые выходы первого, второго и третьего триггеров соединены соответственно с вторыми входами третьего, второго и четвертого элементов И инверсный выход второго.триггера соединен с входом третьего элемента задержки, выходы первого и вто-. рого элементов ИЛИ соединены соответственно с входами, сброса третьего и первого‘триггеров, вход четвертого элемента задержки соединен _ч с. выходом пятого элемента ИЛИ,первый вход которого соединен с выходом третьего элемента И и вторым входом пятого элемента И, второй вход пятого элемента ИЛИ соединен с выходом четвертого элемента И. входом второго элемента задержки и вторыми входами группы элементов И, выход четвертого элемента задержки соединен с вторым входом четвертого элемента ИЛИ, выход которого соединен с входом установки в единицу пятого Триггера, инверсный выход и вход сброса которого соединены соответст- венно с первым входом пятого элемента И и выходом третьего элемента ИЛИ о

2. Устройство по'п. 1, о т л ичающееся тем, что,блок.анализа результатов содержит двадцать элементов ИЛИ, двадцать пятьэлементов И и дешифратор, причем первые входа элементов ИЛИ с первого по шестой соединены соответственно с вторым, четвертым, третьим, первым и вторым входами первой группы блока, вторые входы элементов ИЛИ с перзого по шестой соединены соответственно с третьим, пятым, шестым, первым, пятым и шестым входами первой группы блока, первые входы первого и второго, третьего и четвертого, пятого и шестого, седьмого и восьмогодевятого и десятого, одиннадцатого и двенадцатого элементов И соединены соответственно с первым, вторым, четвертым, шестым, пятым и третьим входами первой группы блока, первый вход тринадцатого элемента И, второй вход тринадцатого . элемента И, первый вход четырнадцатого элемента И, второй вход четырнадцатого элемента И, первый вход пятнадцатого элемента И, второй вход пятнадцатого элемента И соединены соответственно с первым, шестым, четвертым, третьим, пятым и вторым входами первой группы блока, выходы элементов ИЛИ с первого по шестой соединены соответственно с вторыми входами элементов И с первого по шестой и вторыми входами элементов И с седьмого по двенадцатый, выходы элементов И с первого по шестой соединены соответственно с первыми входами элементов ИЛИ с седьмого подвенадцатый, выходы которых соединены с первыми входами элементов И с шестнадцатого по двадцать первый, вторые'входа которых соединены с третьим входом блока, выходы элементов И с седьмого по двенадцатый соединены соответственно с вторыми входами восьмого, седьмого, девятого, десятого, одиннадцатого и двенадцатого элементов ИЛИ, выходы элементов И с шестнадцатого по двадцать первый соединены соответственно с первыми входами элементов ИЛИ с тринадцатого по восемнадцатый, вторые входы которых соединены соответственно с входами с первого по шестой второй группы блока, третий вход тринадцатого элемента ИЛИ соединен с пятым входом блока, шестой вход которого соединен с первыми входами двадцать второго и двадцать третьего элементов И, вторые входы которых соединены соответственно с первым входом двадцать четвёртого элемента И,- первым и вторым входами блока, первым входом двадцать пятого элемента И.и управляющим входом дешифратора, второй вход двадцать четвертого элемента И соединен с четвертым входом блока, выхода элементов И с тринадцатого по пятнадцатый соединены соответственно с входами с первого по третий девятнадцатого элемента ИЛИ, выход которого соединен с вторым входом двадцать пятого элемента И, выход которого соединен с первым входом двадцатого элемента ИЛИ, второй вход которого соединен с выходом двадцать третьего элемента И, а третий вход - с выходом дешифратора, информационные входы которого соединены соответственно с входами первой группы блока, выходы двадцать второго и двадцать четвертого элементов И, двадцатого элемента ИЛИ являются соответственно вторым, четвертым и третьим выходами блока, выхода элементов ИЛИ с тринадцатого по восемнадцатый являются первым входом блока.