SU1075187A1 - Цифровой фазометр - Google Patents

Abstract

ЦИФРОВОЙ ФАЗОМЕТР, содержащий два формировател ,входы которых соединеныс первым и вторым входами цифрового фазометра, элемент совпадений, генератор квантующих импульсов , делитель частоты и первый триггер, вход которого подключен к входу запуска фазометра, а выход к первому входу элемента совпадений, отличающийс  тем, что, с целью повышени  точности измерени  фазовых сдвигов сигналов, в него введены арифметический блок, первый, второй, третий и четвертый запоминающие регистры, первый и второй коммутаторы , выходы которых соединены соответственно с первым и вторым входами арифметического блока, реверсный счетчик, второй делитель частоты, первый, второй и третий элементы ИЛИ, второй и третий триггеры , первый, второй и третий элементы задержки, причем выход генератора квантующих импульсов соединен с входом делител  частоты, выходы разр дов которого подключены к сигнальным входам первого и второго запоминающих регистров, выход первого формировател  соединен с управл ющим входом первого запоминающего регистра, выход второго формировател  подключен к управл ющему входу второго запоминающего регистра, к .входу установки в О второго де;лител  частоты и к входу первого элемента задержки, выходом соединенного с входом установки в О первого триггера, вторым входом элемента совпадений, входом второго элемента задержки, управл ющим входом третьего запоминающего регистра и первым входом первого элемента ИЛИ, выход которого подключен к входу второго делител  частоты, соединенного выходом с управл ющими входами первого и второго коммутаторов, первые входы которых подключены к выходам первого и второго запоминающих регистров, при этом второй и третий входы первого кЬммутатора соединены с выходом четвертого запоминающего регистра и выходом цифрового фазометра, второй вход второго ком (Л мутатора подключен к выходу третьего запоминающего регистра, вход которого соединен с первым выходом арифметического блока и входом чет вертого запоминающего регистра, второй -выход арифметического блока подключен к управл ющему входу реверсивного счетчика, счетный вход которого сЪединен с выходом второго элемента задержки и вторым дом первого элемента ИЛИ, вход предустановки реверсивного счетчика подСП ключен к выходу второго элемента ИЛИ; к управл ющему входу четвертого за-,, поминающего регистра и к входам ус00 тановки в О второго и третьего триггеров, входы которых соединены с выходами соответственно переноса и заема реверсивного счетчика, выход третьего триггера подключен к одному входу третьего элемента ИЛИ, другой вход которого соединен с выходом второго триггера и выходом арифметического блока, а выход - с третьим входом второго коммутатора и входом третьего элемента задержки, выход третьего элемента задержки подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом элемента совпадений.

Description

Изобретение относитс  к измерительной технике и может быть использовано дл  измерени  фазового сдвига непрерывных радиосигналов.

Наиболее близким к предлагаемому  вл етс  цифровой фазометр, содержащий два формировател , первьзй и второй триггеры, первый и второй элементы совпадений, генератор квантующих импульсов, счетчик импульсов и делитель частоты, причем входал формирователей соединены с входами фазометра , а их выходы - с соответствующими управл ющими входами первого триггера, выход которого подключен к входу первого элемента совпадeнийj выход второго элемента совпадений соединен с входом делител  частоты и с вторым входом первого элемента совпадений, выход которого подключен к входу счетчика импульсов , выход генератора квантующих импульсов соединен с первым входом второго элемента совпадений, второй вход которого подключен к выходу второго триггера, выход делител  частоты соединен с первым входом второго триггера, второй вход которого подключен к входу запуска фазометра и к входу установки в О счетчика импульсов l .

Недостатком известного цифрового фазометра  вл етс  недостаточно высока  точность измерени  фазовых сдвигов сигналов. Это обусловлено тем, что он имеет большое значение систематической погрешности от шумоввызванной разрывностью фазовой характеристики - соответствием нулевого фазового сдвига фазовому сдвигу, равному 360. Систематическа  погрешность от шумов, вызванна  разрывностью фазовой характеристики, возникает в результате усреднени  значений отсчетов фазового сдвига, лежащих в области разрыва фазовой характеристики . При этом среднее значение измер емого фазового сдвига определ емое, например, по двум близким значени м, равным 359 и l, оказываетс  равным

со - , ср- 2 180 .

Составл юща  погрешности измерени  фазового сдвига, обусловленна  разрывностью фазовой характеристики в данном случае составлйет 180.

Цель изобретени  - повышение точности измерени  фазовых сдвигов сигналов .

Поставленна  цель достигаетс  тем, что в цифровой фазометр, содержащий два формировател , входы которых соединены с соответствующими входами цифрового фазометра, элемент совпадений, генератор квантуюгдих импульсов , делитель частоты и первый триггер, вход которого подключен к входу запуска фазометра, а выход к первому входу элемента совпадений, введены арифметический блок, первый, второй, третий и четвертый запоминающие регистры, первый и второй коммутаторы , выходы которых соединены соответственно с первым и вторым входами арифметического блока, реверсивный счетчик, второй делитель частоты , первый, второй и третий элемент ИЛИ, второй и третий триггеры, первый, второй и третий элементы задержки, причем выход генератора квантующих импульсов соединен с входом делител  частоты, выходы разр дов которого подключены к сигнальным входам первого и второго запоминающего регистров, выход первого формировател  соединен с управл ющим входом первого запоминающего регистра , выход второго формировател  подключен к управл ющему входу второго запоминающего регистра, к входу

О

второго делител 

установки в

частоты и к входу первого элемента задержки, ЁЫХОД которого соединен с входом установки в О первого триггера, вторым входом элемента совпадений, входом второго элемента задержки, управл ющим входом третьего запоминающего регистра и первым входом первого элемента ИЛИ, выход которого подключен к входу второго делител  частоты, выходы которого соединены с управл ющими входами первого и второго коммутаторов, первые входы которых подключены к выходам первого и второго запоминающих регистров, при этом второй и третий входы первого коммутатора соединены с выходом четвертого запоминающего регистра и выходом цифрового фазометра , второй вход второго комг утатора подключен к выходу третьего запоминающего регистра, вход которого соединен с первым выходом арифметического блока и входом четвертого запоминающего регистра, второй выход арифметического блока подключен к уцрс1вл ющему входу реверсивного счетчика , счетный вход которого соединен с выходом второго элемента задержки и вторым входом первого элемента ИЛИ, вход предустановки реверсивного счетчика подключен к выходу второго элемента ИЛИ, к управл ющему входу четвертого запоминающего регистра и к входам установки в О второго и третьего триггеров, входы которых соединены с выходами соответственно переноса и заема реверсивного счетчика, выход третьего триггера .подключен к одному входу третьего элемента ИЛИ, другой вход которого сое,цинен с выходом второго триггера и выходом арифметического блока, а выход - с третьим входом второго ком мутатора и входом третьего элемента задержки, выход третьего элемента задержки подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом элемента совпадений. Первое значение фазового свдига занос т в выходной запоминающий регистр . Последующие .отсчеты фазового сдвига сравнивают со значением, хран щимс  в выходном регистре, и накап ливают информацию о разности количеств отклонений разных знаков после дующих значений фазовых сдвигов относите51ьно значени , хран щегос  в выходном регистре. При превышении значением указанной разности некоторого заданного числа значение, хран щиес  в выходном регистре, коррек тируют в сторону уменьшени  разности сравниваемых значений фазовых сдвигов , Таким образом, в предлагаемом цифровом фазометре среднее значение измер емого фазового сдвига сигнало П9лучают путем запоминани  одного из текущих значений фазового сдвига и коррекции его до получени  значени , при котором знаки отклонений от него последующих значений фазовых сдвигов станут равноверо тными, При этом дл  определени  среднего значени  измер емого фазового сдвига сигналов не используют суммирова ние значений фазовых сдвигов, приво д щее в противопоставл емом цифрово фазометре к систематической погрешности от шумов, обусловленной разрывностью фазовой характеристики. Поэтому указанна  составл юща  погр ности измерени  в предложенном устройстве отсутствует, что обуславливает его более высокую точность. На чертеже приведена структурна  схема устройства, Цифровой фазометр содержит первы триггер 1, формирователи 2 и 3, пер вый элемент ИЛИ 4, элемент 5 совпадений , первый элемент б задержки, второй делитель 7 частоты, второй элемент 8 задержки, второй элемент ИЛИ 9, первый коглмутатор 10, первый запоминающий регистр 11, генератор 12 квантующих импульсов, четвертый запоминающий регистр 13, третий запоминающий регистр 14, арифметический блок 15, второй коммутатор 16, второй запоминающий регистр 17, пер вый делитель 18 частоты, второй три гер 19, реверсивный счетчик 20, третий элемент 21 ИЛИ, третий элемент 22 задержки и третий триггер 2 причем входы цифрового фазометра подключены к входам соответственно первого и второго формирователей, выход первого формировател  3 соеди нен с управл ющим входом первого запоминающего регистра И, выход ге-. нератора 12 квантующих импульсов подключен к входу делител  18 частоты , выходы разр дов которого соединены с сигнальным входами первого и второго запоминающих регистров 11 и 17, выход второго формировател  2 подключен к входу установки в О делител  7 частоты, управл ющему входу второго запоьщнающего регистра 17 и входу первого элемента 6 задержки , выход которого соединен со входом установки в О первого триггера 1, вторым входом элемента 5 совпадений, управл ющим входом третьего запоминающего регистра 14, входом второго элемента- 8 задержки и первым входом первого элемента 4 ИЛИ, выход второго элемента 8 задержки подключен к счетному входу реверсивного счетчика 20 и второму входу первого элемента 4 ИЛИ, выход которого соединен с входом делител  7 частоты, выходы первого и второго запоминающего регистров 11 и 17 подключены к первым входам соответственно первого и второго коммутаторов 10 и 16, управл ющие входы которых соединены с выходами делител  7 частоты, выходы первого и второго коммутаторов 10 и 16 подключены соответственно к первому и второму входам арифметического блока 15, первый выход которого соединен с входами четверторого и второго запоминающих регистров 13 и 17, выход третьего запоминающего регистра 14 подключен к второму входу второго коммутатора 16, выход четвертого запоминающего регистра 13,  вл ющийс  выходом цифрового фазометра, соединен с вторым и третьим входами первого коммутатора 10, вход запуска цифрового фазометра подключен к входу первого триггера 1, выход которого соединен с первым входом элемента 5 совпадений, выход которого подключен к второму входу второго элемента 9 ИЛИ, выход которого соединен с управл ющим входом четвертого запоминающего регистра 13, входом предустановки реверсивного счетчика 20 и входами установки в О второго и третьего триггеров 19 и 23, второй выход арифметического блока подключен к управл ющему входу реверсивного счетчика 20, выходы переноса и заема которого соединены с входами соответственно второго и третьего триггеров 19 и 23, выход второго триггера 13 подключен к управл ющему входу арифметического блока 15 и к одному входу третьего элемента 21 ИЛИ, другой вход которого соединен с выходом третьего триггера 23, выход третьего элемента 21 ИЛИ подключен к третьему входу второго коммутатоpa 16 и к входу третьего элемента 22 задержки, выход которого соедине с первым входом второго элемента 9 ИЛИ. Устройство работает следующим образом. Формирователи 2 и 3 производ т короткие импульсы в моменты переход исследуемых сигналов через нулевое значение, например, из области отри цательных значений в область положи тельных значений,Полученные короткие импульсы поступают на управл ющие входы первого и второго запоминающих регистров 11 и 17 и осуществ л ют перепись в них значений кодов делител  18 частоты, заполн емого импульсами генератора 12, Период за полнени  делител  18 частоты устана ливают равным периоду исследуемых сигналов, поэтому каждому мгновенно му значению фазы исследуемого сигна ла соответствует определенное значе ние кода делител  18 частоты. Корот кий импульс с выхода второго формировател  2 устанавливает в нулевое состо ние делитель 7 частоты, выход ной код которого поступает на управ л ющие входы первого и второго коммутаторов 10 и 16 и подключает к их выходам первые входы. При этом запо ненные первым и вторым запоминающими регистрами 11 и 17 значени  кодов поступает через первый и второй коммутаторы 10 и 16 на входы арифметического блока 15, вычисл ющего их разность, соответствующую измер  емому фазовому сдвигу. Цифровой фазометр предназначен дл  измерени  фазовых сдвигов сигналов фиксированной частоты, равной частоте заполнени  делител  18 частоты . Работа в широком диапазоне частот может быть обеспечена известными методами, например переносом измер емого фазового сдвига сигнало с любой частоты диапазона на фиксиро ванную частоту с помощью преобразовани  частоты. Поддержание равенства частоты преобразованных сигналов частоте заполнени  делител  частоты может быть достигнуто при помощи частотной и фазовой автоподстройки частоты сигнала гетеродина. Внешним сигналом Запуск ьйрвый триггер устанавливают в состо ние логической единицы. Короткий выходной импульс эторого формировател  2 задерживаетс  первым элементом 6 задержки на врем , рав ное времени прохождени  сигналов от входов коммутаторов до выходов арифм€ тического блока 15, проходит через открытый выходным сигналом перво го триггера 1 элемент 5 совпадений и через второй элемент 9 ИЛИ на управл ющий вход четвертого запо№1нающего регистра и осуществл ет перепись в него выходного кода арифметического блока 15, соответствующего значению измер емого фазового сдвига , а также установку в нулевое со- . .сто ние второго и третьего триггеров и установку в реверсивном счетчике 20 кода N/2, соответствующего половине его емкости, Короткий импульс с выхода первого элемента задержки осуществл ет также установку в исходное нулевое состо ние первого триггера, перепись кода арифметичезского блока 15 в третий запоминающий регистр, а также проходит через первый элемент 4 ИЛИ на вход второго делител  7 частоты. Изменившийс  при этом код второго делител  частоты подключает выходы коммутаторов к их вторым входам. При этом арифметический .блок 15 вычисл ет разность значений кодов, поступающих на его входы с выходов третьего и четвертого запоминающих регистров через второй и первый коммутаторы соответственно. В данном такте работы арифметический блок 15 используют как устройство сравнени  значени  фазового сдвига С| g,, , записанного в четвертом (выходном) запоминающем регистре 13с последующим (текущим) значением фазового сдвига Qi|-, вычисленным арифметическим блоком 15 и записанным в третьем запоминающем регистре 13, При значении разности сравниваемых фазовых сдвигов Л( Чвы х ii с второго выхода арифметического блока 15 на управл ющий вход реверсивного счетчика поступает потенциал , при котором реверсивный счетчик работает в режиме суммировани . Если значение йС|) rCf gj,-Cf т iи i на втором выходе арифметического блока 15 формируетс  инверсный сигнал, переключающий реверсивный счетчик в режим вычитани . Содержащиес  во входных сигналах шумы, а также собственные аппаратурные шумы цифрового фазометра привод т к флуктуади м переходов исследуемых сигналов через нулевое значение. Поэтому при неизменном значении измер емого фазового сдвига измеренные в каждом периоде исследуемых сигналов значени  фазового сдвига соответствуют случайным числам, распределенным , как правило, по нормальному закону и характеризующимс  средним значени м и дисперсией, Если значение кода, записанного в четвертый запоминающий регистр 1, окажетс  равным среднему значению измер емого фазового сдвига, то отклонени  последующих значений фазовых сдвигов в сторону больших или меньших значений относительно среднего

значени  будут иметь равную веро тность . При этом разность значений кодовf Записанных в третий и четвертый запоминающие регистры 14, 13, также с равной веро тностью будут иметь значени  ii или itf « Так, если значени  фазовых сдвигов, записываемых в третий запоминаю1дий регистр 14, равны ( -Aqi или Ц + it|i , где itj) сi, то значение разности кодо четвертого и третьего регистров 13 и 14 составит соответственно Цl-()и иц)-(ци-лч1 -ь -0-441 2и-йс п так как емкость арифметического блока 15 соответствует 2i.

В рассмотренном случае равноверо  тных отклонений значений фазовых сдвигов, записываемых в третий запоминающий регистр 14, от значени , записанного четвертый запо1чинающий регистр 13 со второго выхода арифметического блока 15 на Управл ющий вход реверсивного счетчика 20, с равной веро тностью будут поступать сигналы лопгческого О и логической ,

Короткий импульс с выхода первого элемента б задержки, задержанный вторым элементом 8 задержки на врем , равное времени прохождени  сигналов от входов коммутаторов до выходов арифметического блока 15, поступает на счетный вход реверсивного счетчика 20 и через первый элемен 4 ИЛИ на вход делител  7 частоты. Изменившийс  при этом код делител  7 частоты подключает выходы первого и второго коммутаторов 10 и 16 к их третьим входам. Количества импульсов , сосчитанных реверсивным счетчиком 20 в режимах суммировани  и вычитани  будут равны при выборе доста . точно -большого значени  емкости реверсивного счетчика. Поэтому сигналы на выходах переноса и заема реверсивного счетчика будут отсутствовать .

Если значение фазового сдвига, записанное в четвертом запоминающем регистре 13, не равно его среднему значению, то количества импульсов, .сосчитанных реверсивным счетчиком 20 в режимах суммировани  и вычитани  ,будут неравномерны, что приведет к по влению импульсов на выходе переноса или заема и опрокидыванию соответственно второго или третьего триггера.

Сигнал логической i с выхода второго или третьего триггера 19 или 23 проходит через третий элемент 21 ИЛИ и поступает на третий вход второго коммутатора 16. Указанный сигнал обеспечивает по вление на выходе коммутатора 16 кода, соответствующего значению приращени  фазового сдвига, на которое предусмотрено производить коррекцию результата,

хран щегос  в четвертом регистре 13. Знак коррекции определ етс  состо нием триггера 19, выходной сигнал которого поступает на управл ющий вход блока 15 и задает операцию суммировани  или вычитани . Блок 15 вычисл ет при этом сумму или разность значени  выходного кода зaпo инaющeгo регистра 13 и значени  корректирующего кода. Сигнал с выхода третьего элемента 21 ИЛИ задерживаетс  элементом 22 задержки на врем , равное времени прохождени  сигналов от входов коммутатора до выхода арифметического блока, проходит через второй элемент 9 ИЛИ и осуществл ет перепись выходного сигнала блока 15 в запоминающий регистр 13, а также установку в счетчике 20 кода предустановки W/2 и установку в нулевое состо ние триггеров 19 и 23.

И в дальнейшем в течение каждого периода исследуемых сигналов определ ют текущее значение их фазового сдвига, наход т знак его отклонени  от значени , хран щегос  в выходном регистре, и накапливают при помощи реверсивного счетчика информацию о разности количеств указанных отклонений разных знаков. При превышении значением разности количеств отклонений разных знаков числа Я/2 значение результата, хран щеес  в четвертом регистре, корректируют при помощи арифметического блока на определе ное значение в сторону уменьшени  разности сравниваемых значений фазовых сдвигов. Таким образом, значение кода в четвертом регистре отслеживает среднее значение измер емого фазового сдвига.

Таким образом, благодар  применению в предложенном фазометре схемы отслеживани  среднего значени  фазового сдвига, включающей арифметический блок 15, третий и четвертый запоминающие регистры 13, 14 и первый и второй комм таторы 10 и 16, реверсивный счетчик 20, второй и третий триггеры 19 и 23, делитель 7 частоты первый, второй и третий элементы 4, ,9 и 21 ИЛИ, исклЕочена присуща  противоставл емому фазометру систематическа  составл юща  погрешности от шумов, обусловленна  разрывностью фа фазовой характеристики. Этим обусловлено значительное повышение точности измерени  предложенным фазометром фазовых сдвигов сигналов в диапазоне значений 0-2 it .

Техническим преимуществом предлагаемого цифрового фазометра перед базовым образцом, в качестве которого прин т серийный цифровой фазометр Ф2-16,  вл етс  более высока  точность измерени  фазовых сдвигов сигналов. Недостаточно высока  точность измерени  фазовых сдвигов сигналов цифровым фазометром Ф2-16 обусловлена наличием в нем зн ачительной систематической погрешности от шумов, вызванной разрывностью фазовой характеристики. Более высока 

точность измерени  фазовых сдвигов сигналов предложенным устройством достигнута благодар  устранению указанной составл ющей погрешности измерени  фазометра Ф2-16.

Claims (1)

1. ЦИФРОВОЙ ФАЗОМЕТР, содержащий два формирователя, входы которых соединены с первым и вторым входами цифрового фазометра, элемент совпадений, генератор квантующих импульсов, делитель частоты и первый триггер, вход которого подключен к входу запуска фазометра, а выход - к первому входу элемента совпадений, отличающийся тем, что, с целью повышения точности измерения фазовых сдвигов сигналов, в него введены арифметический блок, первый, второй, третий и четвертый запоминающие регистры, первый и второй коммутаторы, выходы которых соединены соответственно с первым и вторым входами арифметического блока, реверсный счетчик, второй делитель частоты, первый, второй и третий элементы ИЛИ, второй и третий триггеры, первый, второй и третий элементы задержки, причем выход генератора квантующих импульсов соединен с входом делителя частоты, выходы разрядов которого подключены к сигнальным входам первого и второго запоминающих регистров, выход первого формирователя соединен с управляющим входом первого запоминающего регистра, выход второго формирователя подключен к управляющему входу второго запоминающего регистра, к входу установки в ’ '0' ' второго делителя частоты и к входу первого элемента задержки, выходом соединенного с входом установки в ’ ’ 0 ' * первого триггера, вторым входом элемента совпадений, входом второго элемента задержки, управляющим входом третьего запоминающего регистра и ⁰ первым входом первого элемента ИЛИ, выход которого подключен к входу второго делителя частоты, соединенного выходом с управляющими входами первого и второго коммутаторов, первые входы которых подключены к выходам первого и второго запоминающих регистров, при этом второй и третий входы первого коммутатора соединены с выходом четвертого запоминающего регистра и выходом цифрового фазометра, второй вход второго коммутатора подключен к выходу третьего запоминающего регистра, вход которого соединен с первым выходом арифметического блока и входом чет.вертого запоминающего регистра, второй выход арифметического блока подключен к управляющему входу реверсивного счетчика, счетный вход которого соединен с выходом второго элемента задержки и вторым входом первого элемента ИЛИ, вход предустановки реверсивного счетчика подключен к выходу второго элемента ИЛИ; к управляющему входу четвертого за- .¹, поминающего регистра и к входам установки в ’'0'.' второго и третьего триггеров, входы которых соединены с выходами соответственно переноса и заема реверсивного счетчика, выход' третьего триггера подключен к одному входу третьего элемента ИЛИ, другой вход которого соединен с выходом второго триггера и выходом арифметического блока, а выход - с третьим входом второго коммутатора и входом третьего элемента задержки, выход третьего элемента задержки подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом элемента совпадений.

   SU,„. 1075187