ю -vi ел
4 «
со Изобретение относитс к вычислительной технике и может примен тьс дл определени скорости изменени частотного сигнала или физического параметра, однозначно св занного с этим сигналом. Целью изобретени вл етс повьппе ние точности. На фиг.1 представлена схема предлагаемого устройства; на фиг.2 схема установки дл поверки устройст ва; на фиг.З - схема детектора знакоперемен; на фиг.4 - временна диаграмма работы устройства. Устройство содержит частотный дат- 3 через чик 1, счетчики 2-4, генератор 5 опорной частоты, элемент 6 задержки , формирователь 7 пр моугльных импульсов, схему 8 сравнени , регистр 9, элемент И 10, триггер 11, элементы 12 и 13 задержки, узел 14 пам ти, триггер 15, элементы 16 и 17 индикации знака, регистр 18, делитель 19, счетчик 20, регистр 21, выход 22 устройства, дешифратор 23, блок 24 индикации скорости изменени параметра,св зи 25 и 28, контак тирующий узел 29, формирователь 30 сигнала записи, повер емое устройство 31, образцовое устройство 32, частотный датчик 33, детектор 34 зн коперемен, элемент ИЛИ-НЕ 35, схему 36 сравнени , регистр 37 и элемент 38 задержки. Частота на выходе датчика 1 зави сит от значени параметра, действую щего на его входе. Эта частота преобразуетс в код с помощью счетчиков 2 и 3 к -Yгде К - вес разр да счетчика3, на котором формируетс сигнал. Цикл преобразовани частоты f в код Nj равен K/f -ь t, ,(2 ц оп - врем задержки сигнала в элементе 6. Цикл измерени формируетс с по мощью триггера 11 и начинаетс по сигналу на выходе делител 19, по торому триггер 11 устанавливаетс единичное состо ние. Если определ емое значение О, то через некото рое врем коды на входах схемы 8 станов тс неодинаковыми, сигнал н 32 выходе равенства схемы 8 в конце цикла принимает нулевое состо ние и разрешает формирование сигнала на выходе элемента И ЬО. Этим сигналом триггер 1I переключаетс в нулевое состо ние , а в регистр 9 заноситс код с выхода счетчика 2. С нулевого выхода триггера 11 через элемент 12 задержки осуществл етс чтение информации из чейки узла 14 пам ти, адрес которой задан кодами счетчика 4 и регистра 9. Хран щеес в этой чейке двоично-дес тичное число заноситс в регистр 18 врем задержки, задаваемое элементом 13. Одновременно сигналом с выхода элемента 13 разрешаетс деление в делителе 19 кода регистра 18 на код, накопленный к этому времени в счетчике 20, По завершению делени результат выставл етс на выходе делител 19, а на выходе готовности этого делител формируетс сигнал, которым начинаетс следующий цикл измерени , а результат предыдущего из-. мерени отображаетс на блоке 24. Информаци в узле 14 пам ти должна быть представлена в единицах измер емой скорости и записываетс туда при поверке устройства с помощью установки, показанной на фиг.З. Микросхемы узла 14 извлекают из устройства и подключают к схеме (фиг.2) через контактирующий узел 29.В схеме (фиг.2) предусмотрен формирователь 30 сигнала.записи информации в узел 14. Повер емое устройство 31 без узла пам ти подключено св з ми 25 и 26 через узел 29 к адресным входам узла пам ти, а св зью 27 устройства 32 параллельно с входами-выходами узла 14, формирование сигнала записи осуществл етс по сигналу на выходе детектора 34 знакоперемен. Если коды на выходах регистра 37 и в св з х 25 и 26 равны, то детектор находитс в режиме ожидани знакоперемен. Как только нарушаетс равенство кодов на входах схемы 36, на ее выходе по вл етс единичный сигнал и сохран етс до по влени на выходе элемента 38 единичного сигнала, по которому в регистр 37 заноситс код по св з м 25 и 26, и неравенство кодов исчезает до следующей знакоперемены кода в св з х 25 и 26. Датчик повер емого устройства и датчик 33 образцового устройства 3 подключены параллельно к источтижу сигнала (например, давлени ). Поверку осуществл ют только в ди апазоне измер емых скоростей, при которых значение кода , посколь ку при других значени х кода N2 дополнительные погрешности при делени кода N1 на код N2 не внос тс и используетс уже имеюща с S узле 14 информаци . Если характеристика дат чика нелинейна и разбиваетс на участки, то осуществл ют поочередное воспроизведение требуемых скоростей VQ дл каждого участка аппро симации. Последовательность операций записи информации в уз.ел 14 пам ти при поверке следующа : воспроизвод т скорость У во всем диапазоне изме нени параметра и подают сигнал записи информации в узел пам ти; умень шают скорость V на величину, близкую к дискретности отсчета в повер е мом устройстве, и воспроизвод т ее во всем диапазоне изменени параметра; контролируют равенство , при его выполнении повтор ют предыдущую операцию; при N2 1 устанавливают запрограммированные микросхемы узла пам ти в устройстве, воспроизвод т различные значени скоростей V и путем сличени показаний блока 24 ин дикации и образцового устройства определ ют погрешность измерени скорости и правильность программировани . При соответствии значений nor грешности, показаний блока 24 и образцового устройства поверку завершают . Операции поверки могут быть ав томатизированы с использованием элек тронной вычислительной машины. Предпочтительно применение в устройстве высокочастотных датчиков дл обеспечени измерени повышенных скороетей изменени параметра. Устройство обеспечивает пр мой цифровой отсчет скорости изменени входной величины в любых наперед за ,данных единицах. При использовании высокочастотных датчиков обеспечиваетс возможность измерени повышенных скоростей измер емого параметра. За счет формировани адаптивного интервала измерени элементами 4, 5 и 20 повышаетс точность измерени малых скоростей. 7 34 Форм у л а и 3 о б р е т с ff и Устройство дл вычислени скорости изменени параметра, содержащее два счетчика, узел пам ти, два элемента индикации знака, три регистра, блок индикации скорости изменени параметра, элемент И, формирователь пр моугольных импульсов, первый элемент задержки и схему сравнени , первый и второй информационные входы которой соединены соответственно с выходами первого счетчиг а и первого регистра, отличающеес тем, что, с целью повышени точности, в него введены третий и четвертый счетчики, два триггера , генератор опорной частоты, два элемента задержки, делитель и дешифратор, выход которого подключен к входу блока индикации скорости изменени параметра, а вход соединен с выходом второго регистра, счетный вход первого счетчика вл етс входом параметра устройства, разрешающий вход первого счетчика и вход формировател пр моугольных импульсов соединены с выходом второго счетчика, счетный вход которого подключен к первому выходу генератора опорной частоты,второй выход которого подключен к счетному входу третьего счетчика, установочные входы первого и второго счетчиков и разрещающий вход третьего счетчика соединены с выходом первого элемента задержки, вход которого,синхронизирующий вход первого триггера и пр мой вход элемента И соединены с выходом формировател пр моугольных импульсов, выход цервого счетчика подключен к информационному входу первого регистра, выход которого подключен к первому адресному входу узла пам ти, выход равенства схемы сравнени соединен с инверсным входом элемента И, выходы Меньше и Больше подключены соответственно к единичному и нулевому входам первого триггера, единичный и нулевой выходы которого соединены соответственно с входами первого и второго элементов индикации знака, выход элемента И соединен с разрешающим входом первого регистра и с нулевым входом второго триггера, единичный ыход которого подключен к синхонизирующему входу третьего счетчика , нулевой В1лход соединен с входсж второго элемента задержки, выход которого соединен с входом разрешени считывани узла пам ти и с входом третьегоэлемента задержки, выход которого соединен с входом занесени делител и с разрешающим входом третьего регистра, информационный вход третьего счетчика вл етс входом задани начального :значени устройства, информационный вы ход третьего счетчика соединен с вторым адресным входом узла пам ти, выход переноса соединен со счетным входом четвертого счетчика, выход узла пам ти подключен к информационному входу третьего регистра, в)1ход которого соединен с входом делимого делител , информационный выход которого соединен с информационным входом второго регистра, выход признака окончани делени делител подключен к разрешающему входу второго регистра, установочному входу четвертого счетчика и к. еди1гичному входу третьего триггера, выход четвертого регистра соединен с входом делител ,
Фиг.З