SU1061141A1 - След щий стохастический интегратор - Google Patents

Abstract

СЛЕДЯЩИЙ СТОХАСТИЧЕСКИЙ ИНТЕГРАТОР, содержащий первый вычислитель, первые положительный и отрицательный входы которого ЯВЛЯЮТ.СЯ входами интегратора, коммутатор, положительный и отрицательный входы которого соединены соответственно с положительным и отрицательным выходами первого вычитател , первый реверсивный счетчик, преобразователь число - веро тность, группа входов которого соединена с группой выходов первого реверсивного счетчика,а положительный и отрицательный выходы соединены с вторыми положительным и отрицательным входами первого вычихател  и  вл ютс  выходами интегратора, отличающийс  тем, что, с целью повышени  точности и быстродействи , он дополнительно содержит второй реверсивный счетчик и второй вычитатель, состо щий из первого и второго триггеров, первого, второго , третьего, четвертого, п того, шестого, седьмого, восьмого, /дев того, дес того, одиннадцатого, двенадд-астгаго, тринадцатого , четырнадцатого, п тнадцатого и шестнадцатого элементов И, первого, второго, третьего, четвертого,п того, шестого и седьмого элементов ЗАПРЕТ, первого, второго и третьего элементов ИЛИ, первого и второго элементов НЕ, первого и второго элементов задержки, причем рарзрешающий вход первого элемента ЗАПРЕТ и первый. вход первого элемента И подключены соответственно к положительному и отрицательному выходам первого вычитател , разрешающий вход первого элемента ЗАПРЕТ соединен с единичным входом первого триггера, запрещающими входами третьего и шестого элементов ЗАПРЕТ и первым входом второго элемента И, первый вход первого элемента И соединен с нулевым входом первого триггера, разрешающим входом второго элемента ЗАПРЕТ и запрещающими входами четвертого и п того элементов ЗАПРЕТ, входы первого и второго элементов задержки подключены соответственно к отрицательному и положительному выходам преобразовател  число - веро тность, выход первого элемента i задержки соединен с единичным входом второго триггера, запрещающим входом пер (Л вйго эл.емента ЗАПРЕТ, разрешающим входом третьего элемента ЗАПРЕТ, вторым входом первого элемента И и входом первого элемента .НЕ, выход второго элемента задержки соединен с нулевым входом второго триггера, запрещающим входом второго элемента ЗАПРЕТ, разрешающим входом п того элемента ЗАПРЕТ, вторым входом второго элемента И и входом второго элемента НЕ, выходы первого и второго элементов НЕ О5 соединены с разрешающими входами соответственно четвертого и шестого элементЬв ЗАПРЕТ, выходы первого, второго третье го четвертого, п того и шестого элементов ЗАПРЕТ и первого и второго элементов И соединены с первыми входами соответственно седьмого, дев того, одиннадцатого , двенадцатого, тринадцатого, четырнадцатого , восьмого и дес того элементов И, единичный выход первого триггера соединен с первыми входами третьего и щестого элементов И, а нулевой выход соединен с первыми входами четвертого и п того элементов И, единичный выход Второго триггера соединен с вторыми входами третьего и четвертого элементов И, а нулевой вы

Description

ход соединен с вторыми входами п того и шестого элементов И, выход третьего элемента И соединен с вторыми входами седьмого и одиннадцатого элементов И, выход четвертого элемента И соединен с вторыми входами восьмого и двенадцатого элементов И, выход п того элемента И соединен с вторыми входами дев того и тринадцатого элементов И, выход шестого элемента И соединен с вторыми входами дес того и четырнадцатого элементов И, выходы седьмого , восьмого, дев того и дес того элементов И соединены соответственно с первым, вторым, третьим и четвертым входами первого элемента ИЛИ, выход которого соединен с разрешающим входом седьмого элемента ЗАПРЕТ, выходы одиннадцатого, двенадцатого, тринадцатого и четырнадцатого элементов И соединены сооответственно с первым, вторым, третьим и четвертым входами второго элемента ИЛИ, выход которого соединен с первым входом шестнадцатого элемента И, входы третьего элемента ИЛИ соединены с одноименными входами п тнадцатого элемента И и группой выходов второго реверсивного счетчика, выходы третьего элемента ИЛИ и п тнадцатого элемента И соединены соответственно с вторым входом шестнадцатого элемента И и запрешаюшим входом седьмого элемента ЗАПРЕТ, выходы которых соединены соответственно с вычитающим и суммирующим входами второго реверсивного счетчика , группа выходов второго реверсивного счетчика соединена с группой входов коммутатора , группа выходов которого соединена с группой входов первого реверсивного счетчика .

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  стохастических вычислительных машин и других устройств с веро тностной формой представлени  информации.

Известен след щий стохастический интегратор , содержащий реверсивный счетчик, выходы которого подключены к входам блока CTOxacTHi ecKoro кодировани , состо щего из блока сравнени  и генератора случайных чисел. Выход блока стохастического кодировани   вл етс  выходом устройства и подключен к первому входу логического блока, второй вход которого  вл етс  входом устройства 1.

Недостатком этого устройства  вл ютс  малое быстродействие и низка  точность при отработке больших рассогласований между входным и выходным сигналами.

Наиболее близким по технической сущности к изобретению  вл етс  след щий стохастический интегратор, содержащий логический блок, реверсивный счетчик, состо щий из двух частей:, блок стохастического кодировани , состо щий из блока сравнени  и генератора случайных чисел, суммирующий счетчик и коммутатор. Первый вход логического блока соединен с информационным входом интегратора, второй вход - с выходом блока стохастического кодировани ,  вл ющимс  выходом интегратора. Счетный вход суммирующего счетчика подключен к входу генератора тактовых импульсов , выход суммирующего счетчика подключен к управл ющему входу коммутатора, первый и второй информационные входы которого подключены к сооответствующим выходам логического блока. Первый и второй выходы коммутатора подключены к суммирующему и вычитающему входам первой половины (младших разр дов) реверсивного счетчика, а третий и четвертый выходы коммутатора подключены к суммирующему и вычитающему входам второй половины (старших разр дов) реверсивного счетчика, куда также подключены последовательные выходы первой половины реверсивного счетчика . Параллельные выходы реверсивного счетчика подключены к входам блока стохастического кодировани , которыми  вл ютс  первые входы блока сравнени , вторые входы которого подключены к генератору случайных чисел. Выход блока срав5 нени   вл етс  выходом блока стохастического кодировани  2.

В данном устройстве за счет введени  коммутатора и суммирующего счетчика уменьшена посто нна  времени установле0 ни  выходной последовательности, однако управление переключением входов (младших и старших разр дов ) реверсивного счетчика при отработке начального участка осуществл етс  независимо от уровн  рассогласовани  между входным и выход5 ным сигналами. Переключение производитс  по истечении некоторого числа тактов, определ емого емкостью суммирующего счетчика. На начальном участке это приводит к недостаточной точности отработки рассогласовани . В рабочем режиме (пос-.

ле начального участка) при по влении больших рассогласований между входным и выходными сигналами устройство не обеспечивает достаточной точности и скорости

их отработки, так как работает в этом режиме как обычный след щий интегратор. Цель изобретени  - повышение точности и быстродействи  след щего стохастического интегратора.

Поставленна  цель достигаетс  тем, что след щий стохастический интегратор, ,содержащий первый вычитатель, первые полЬ жительный и отрицательный входы которого  вл ютс  входами интегратора: коммутатор положительный и отрицательный входы которого соединены соответственно с положительным и отрицательным выходами первого вычитэтел , первый реверсивный счетчик , преобразователь число - веро тность, группа входов которого соединена с группой .выходов первого реверсивного счетчика , а положительный и отрицательный выходы соединены с вторыми положительными и отрицательными входами первого вычитател  и  вл ютс  выходами интегратора , дополнительно содержит второй реверсивный счетчик и второй вычитатель, состо щий из первого и второго триггеров, первого, второго, третьего, четвертого, п того , щестого, седьмого, восьмого, дев того, дес того, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, п тнадцатого и шестнадцатого элементов И, первого , второго, третьего, четвертого, п того, шестого и седьмого элементов ЗАПРЕТ, первого , второго и третьего элементов ИЛИ, первого и второго элементов НЕ, первого и второго элементов задержки, причем, разрешающий вход первого элемента ЗАПРЕТ и первый вход первого элемента .И подключены соответственно к положительному и отрицательному выходам первого вычитател , разрешающий вход первого элемента ЗАПРЕТ соединен с единичным входом первого триггера, запрещающими входами третьего и щестого элементов ЗАПРЕТ и первым входом второго элемента И, первый вход первого элемента И соединен с нулевым входом первого триггера, разрещающим входом второго элемента ЗАПРЕТ, и запрещающими входами четвертого и п того элементов ЗАПРЕТ, входы первого и второго элементов задержки подключены соответственно к отрицательному и положительному выходам преобразовател  число - веро тность, выход первого элемента задержки соединен с единичным входом второго триггера, запрещающим вхЬдом первого элемента- ЗАПРЕТ, разрешающим входом третьего элемента ЗАПРЕТ, вторым входом первого элемента И и входом первого элемента НЕ, выход второго элемента задержки соединен с нулевым входом второго триггера, запрещающим входом второго элемента ЗАПРЕТ, разрещаюшим входом п того элемента ЗАПРЕТ, вторым .входом второго элемента И и входом второго элемента НЕ, выходы первого и второго элементов НЕ соединены с разрешающими

входим и Соответствен но четвертого и шестого элементов ЗАПРЕТ, выход первого, второго, третьего, четвертого, п того и шестого/элементов ЗАПРЕТ и первого и второго-.элементов И соединены с первыми входами соответственно седьмого, дев того, одиннадцатого, двенадцатого, тринадцатого , четырнадцатого, восьмого и дес того элементов И, единичный выход первого триггера соединен с первыми входами третьего и шестого элементов И, а нулевой выход соединен с первыми входами четвертого и п того элементов И, единичный выход второго триггера соединен с вторыми входами третьего и четвертого элементов И, а нулевой выход соединен с вторыми входами п того и шестого элементов И, вмход третьего элемента И соединен с вторыми входами седьмого и одиннадцатого элементов И, выход четвертого элемент И соединен с вторыми входами восьмого Г и двенадцатого элементов И, выход п того элемента И соединен с вторыми входами дев того и тринадцатого элементов И. выход шестого элемента И соединен с вторы ми входами дес того и четырнадцатого элементов И, выходы седьмого, восьмого, дев того и дес того элементов И соединены соответственно с первым, вторым, третьим и четвертым входами первого элемента ИЛИ, выход Которого соединен с разрешающим входрй седьмого элемента ЗАПРЕТ, выходы одиннадцатого, двенадцатого, тринадцатого и четырнадцатого элементов И соедиНёЙы соответственно с первым, вторым , третьим и четвертым входами второго элемента ИЛИ, выход которого соединен с первым входом шестнадцатого элемента И, входи Третьего элемента ИЛИ соединены с одноименными входами п тнадцатого элемента И и группой выходов второго реверсивного счетчика, выходы третьего элемента И./1Й и п тнадцатого элемента И соедине ы соответственно с вторым входом шестнадцатого элемента И и запрещающим входом седьмого элемента ЗАПРЕТ, выходы которых соединены соответственно с вычитающим и суммирующим входами второго реверсивного счетчика, группа выходов второго реверсивного счетчика соединена с группой входов коммутатора, группа выходов которого соединена с группой входов первого реверсивного счетчика.

На фиг. 1 представлена блок-схема интегратора; на фиг. 2 - блок-схема второго вычитател ; на фиг. 3 - блок-схема первого Вычитател ; на фиг. 4 - графики отработки рассогласовани  в интеграторе при различных значени х входной и вы.ходной последовательностей.

Интегратор (фиг. i) имеет вход 1, первый вычитатель 2, выход 3 второго реверсивного счетчика, второй вычитатель 4, коммутатор 5, выход 6 коммутаторов, второй 5 реверсивный счетчик 7, выход 8 первого реверсивного счетчика, первый реверсивный счетчик 9, преобразователь 10 число - веро тность, выход 11. Второй вычитатель (фиг. 2) содержит первый 12 и второй 13 элементы задержки, первый 14 и второй 15 триггеры, первый 16 и второй 17 элементы НЕ, первый элемент 18 ЗАПРЕТ, первый элемент 19 И, второй элемент 20 ЗАПРЕТ, второй элемент 21 И, третий 22, четвертый 23, п тый 24 1 и шестой 25 элементы ЗАПРЕТ, третий 26, четвертый 27, п тый 28, шестой 29, седьмой 30, восьмой 31, дев тый 32, дес тый 33, одиннадцатый 34, двенадцатый 35, тринадцатый 36 и четырнадцатый 37 элементы И, первый 38, второй 39 и третий 40элементы ИЛИ, п тнадцатый элемент 41И, восьмой элемент 42 ЗАПРЕТ, шестнадцатый элемент 43 И. Третий вычитатель ( фиг. 3) содержит элементы ЗАПРЕТ 44- 47 и элементы ИЛИ 48-49. 2 Первый вход первого вычитател  2 ( фиг. 1)  вл етс  входом 1 интегратора. Выход первого вычитател  2 соединен с входом коммутатора 5. Выход второго вычитател  4 соединен с входом второго реверсивного счетчика 7, группа 3 выходов 2 которого соединена с группой входов коммутатора 5, группа 6 выходов которого соединена с группой входов первого реверсивного счетчика 9. Группа 8 выходов первого реверсивного счетчика 9 соединена с группой входом преобразовател  10 чис- 3 ло - веро тность. Разрешаюший вход первого элемента 18 ЗАПРЕТ (фиг. 2) соединен с единичным входом первого триггера 14, запрещающими входами третьего 22 и шестого 25 3 элементов ЗАПРЕТ и первым входом второго элемента 21 И. Первый вход первого элемента 19 И соединен с нулевым входом первого триггера 14, разрешающим входом второго элемента 20 ЗАПРЕТ и разрешающими входами четвертого 23 и п того 24 элементов ЗАПРЕТ. Выход первого элемента 12 задержки соединен с единичным входом второго триггера 15, запрещающим входом первого элемента 18 ЗАПРЕТ, разрешающим входом третьего элемента 22 4 ЗАПРЕТ, вторым входом первого элемента 19 И и входом первого элемента 16 НЕ. Выход второго элемента 13 задержки соединен с нулевым входом второго триггера 15, запрещающим входом второго элемента 20 ЗАПРЕТ, разрешающим входом п - 5 того элемента 24 ЗАПРЕТ, вторым входом второго элемента 21 И и входом второго элемента 17 НЕ. Выходы первого 16 и второго 27 элементов НЕ соединены с разрешающими входами соответственно четвертого 23 и щестого 25 элементов ЗАПРЕТ. Выходы первого 18, второго 20, третьего 22, четвертого 23, п того 24 и щестого 25 106 41, элементов ЗАПРЕТ и первого 19 и второго 21 элементов И соединены с первыми входами соответственно седьмого 30, дев того 32, одиннадцатого 34, двенадцатого 35, тринадцатого 36,четырнадцатого 37, восьмого 31 и дес того 33 элементов И. Единичный выход первого триггера 14 соединен с первыми входами третьего 26 и шестого 29 элементов И, а нулевой выход соединен с первыми входами четвертого 27,п того 28 элементов И. Единичный выход второго триггера 15 соединен с вторыми входами третьего 26 и четвертого 27 элементов И, а нулевой выход - с вторыми входами п того 28 и шестого 29 элементов И. Выход третьего элемента 26 И соединен с вторыми входами седьмого 30 и одиннадцатого 34 элементов И, выход четвертого элемента 27 И - с вторыми входами восьмого 31 и двенадцатого 35 элементов И, выход п того элемента 28 И - вторыми входами дев того 32 и тринадцатого 36 элементов И, выход шестого элемента 29 И - с вторыми входами дес того 33 и четырнадцатого 37 элементов И. Выходы седьмого 30, восьмого 31, дев того 32 и дес того 33 элементов И соединены соответственно с первым, вторым, третьим и четвертым входами первого элемента 38 ИЛИ выход которого соединен с разрешающим входом седьмого элемента 42 ЗАПРЕТ, Выходы одиннадцатого 34, двенадцатого 35, тринадцатого 36 и четырнадцатого 37 элетов И соединены соответствено с первым, вторым, третьим, четвертым входами второго элемента 39 ИЛИ, выход которого соед„дц„ первым входом шестнадцатого элемента 43 И. Входы третьего элемента 40 ИЛИ соединены с одноименными .входами п т„адцатого элемента 41 И, выходы третьего элемента 40 ИЛИ и п тнадцатого элемента 41 И - соответственно с вторым входомшестнадцатого элемента 43 И и запреш,ающ , входом седьмого элемента 42 ЗАПРЕТ, Работает устройство следующим обра Например, в момент включени  в реверсивном счетчике 9 хранитс  нуль, счетчик 7 также находитс  в «нуле, а на вход 1 поступает стохастическа  последовательность Р, 0. Следовательно Р 0. Если теперь на вход 1 поступают импульсы с веро тностью РК const«l, то первый вычитатель 2 формирует последовательность импульсов с веро тностью Рд Pj(-Р, кохорые поступают через коммутатор о на вход реверсивного счетчика 9. Причем, в силу нулевого состо ни  счетчика 7 коммутатор 5 первоначально подает импульсы рассогласовани  Рд на вход первого (младшего ) разр да счетчика 9. В это же врем  второй вычитатель 4 формирует управл ющую последовательность импульсов с веро тностью ДР ,поступающую на

суммирующий вход счетчика 7. По мере наполнени  счетчика 7 управл емый им коммутатор 5 последовательно подает импульсы последовательности рассогласовани  во второй,третий и т. д. разр ды счетчиков 9. В силу малой разр дности счетчика 7 (m log2K, K4h) и достаточно большого значени  ДР (в первые такты при Рт О ) в счетчике 7 быстро достигает своего максимального значени  11...1. Сигнал от этого состо ни  поступает на входы вычитател  4 (фиг. 1 и 2) и блокирует поступление импульсов с выхода вычитател  4 на суммирующий вход счетчика 7. В таком состо нии счетчик 7 обеспечивает подачу с коммутатора 5 импульсов последовательности Рд на вход К-го разр да счетчика 9. Следовательно, процесс отработки рассогласовани  в счетчике 9 протекает с посто нной . По мере увеличени  выходной последовательности Р последовательность рассогласовани  1 уменьщаетс , управл юща  последовательность ЛР также уменьшаетс  и мен ет свой знак. Импульсы последовательности ЧР с выхода вычитател  4 поступают на вычитающий вход счетчика 7. Содержимое последнего начинает уменьшатьс  от 11...1 до 00...0. В итоге коммутатор 5 постепенно подключает выход вычитател  2 к К-1, К-2,...3,2,1 разр дам счетчика 9. При состо нии 00...О счетчика 7, если ДР не изменила знак (например Рconst), выходной сигнал счетчика 7 блокирует поступление импульсов с выхода вычитател  4 на вычитающий вход счетчика 7.

Таким образом, при больших рассогласовани х Рд процесс отработки ведетс  импульсами с достаточно большим весом что ускор ет этот процесс. При малых же рассогласовани х Ру-Р интегратор отслеживает входную последовательность Р импульсами с малым весом 2, т. е. с повышенной точностью.

Первый вычитатель 2 представл ет обычный стохастический вычитатель при двухлинейном симметричном кодировании. Пример его функциональной схемы представлен на фиг. 3. Второй вычитатель 4, формирующий управл ющую последовательность АР дл  счетчика 7, также выполн ет функцию вычитани  стохастических последовательностей. Отличительна  его особенность заключаегс  в том, что независимо от знаков операндов Рд и РТ. при он подает импульсы на суммирующий вход счетчика 7 до тех пор, пока последний не окажетс  в состо нии 11...1, а при ./ он подает импульсы на вычитающий счетчик 7 до пор,покй последний не окажетс  в состо нии 00...0. На фиг. 4 показаны четыре основных режима отработки выходной последовательности PZ при входной последовательности Р типа: а - положительной ступени; б - положительного спада; в - отрицательной ступени; г - отрицательного спада.

Дл  по снени  принципа работы вычитател  4 рассмотрим например, подачу на вход 1 положительного спада РХ const (to) (фиг. 4 б). В этом случае вычитатель 2 (фиг. 3) формирует отрицательную последовательность PU , поступающую на вход вычитател  4. На вход этого же блока с выхода 11 поступает положительна  последовательность Pj,. Пе;рвый же импульс последовательности РЛ переключает триггер 14 в «нуль, триггер же 15 продолжает оставатьс  в «единице, поскольку Р пока не мен ет знак. Следовательно, срабатывает элемент 27 И и через элементы 31 и 35 И к элементам 38 и 39 ИЛИ подключит выходы элементов 19 и 23. В силу того , что PZ и Рд достаточно больщие по величине (фиг. 4 б), веро тность по влени  импульса на выходе элемента 19 И, определ ема  произведением F Р, намного больше, чем веро тность по влени  импульса на выходе элемента 23 ЗАПРЕТ, определ ема  как (1-Pg) (1-РГ). Следовательно , импульсы на выходе ЛР (на суммирующем входе счетчика 7) будут по вл тьс  намного чаще, чем на выходе ЛР (на вычитающем входе счетчика 7). Реверсивный счетчик 7 работает в режиме накоплени  и, как отмечалось, быстро достигает своего максимального состо ни  11...1, при котором срабатывает элемент 41 ИЛИ, подающий сигнал на запрещающий вход элемента 42 ЗАПРЕТ. Это необходимо, чтобы счетчик 7, остава сь в состо нии 11...1, обеспечивал с помощью коммутатора 5 подачу импульсов последовательности рассогласовани  Рд на вычитающий вход К-го разр да счетчика 9, в результате чего отработка рассогласовани  идет с максимальной скоростью l/T2. По мере уменьшени  1 возрастает веро тность (1-F) (1-Р) по влени  импульсов на выходе элемента 23 ЗАПРЕТ и, значит, на выходе ЛР вычитател  4. Это приводит к тому, что в счетчике 7 начинаетс  вычитание. В результате коммутатор 5 подает импульс с выхода вычитател  2 последовательно на вычитающие входы (К-1), (К-2),..., 2, 1-го разр дов счетчика 9. При достаточно малых рассогласовани х счетчик 7 оказываетс  Б состо нии 00...0. При этом на выходе элемента 40 ИЛИ исчезает единичный сигнал, что закрывает элемент 43 И. Это необходимо, чтобы при малых рассогласовани х избежать переключени  счетчика 7 в состо ние 11...1, что вызвало бы перерассогласование и привело к по влению нежелательного колебательного процесса , характерного дл  прототипа. Следует Отметить, что при входной положительной ступени (фиг. 4 а) элемент 26 И подключает элементы 18 и 22 ЗАПРЕТ к элементам 38 и 39 ИЛИ, при отрицательной ступени

(фиг. 4 0) элемент 8,,И подключает элементы 20 и 24 ЗАПРЕТ-, а при отрицательном спаде ({риг. 4 г} элемент 29 Иподключает элементы 21 и 25. Очевидно, также, что при входном ступенчатом воздействии РХ другого вида вычитатель 4 формирует управл ющую последовательность ДР (дР, ДР } аналогично выше рассмотренНЫ .4 случ.а .м с тем лишь отличием, что при отработке рассогласовани  последовательность PI может мен ть знак и, следовательно , к выходным элементам 38, 39 ИЛИ будут подключатьс  различные элементы 6--25 в зависимости от состо ний триггеров 14 и 15. Например, при .воздействии а , показанном на фиг. 4 д, последовательность рассогласовани  Р имеет отрицательный знак, а выходна  последовательность PZ на интервале i - -i положительна . Следовательно, в течение этого времен  элемент 27 И подключает к элементам 38 и 39 ИЛИ выходы элементов 19 и 23. Поскольку на этом временном интервале последовательность рассогласовани  Рд весьма больша  по модулю, то импульсы с выхода элемента 39 ИЛИ, поступа  на вход счетчика 7, установ т последний в состо ние 11...1, Б котором он будет находитьс  пока 1 будет превышать Р по модулю. Это будет справедливо и. при t t), когда Ра начинает мен ть знак на отрицательный . Именно с этого момента первый из импульсов последовательности Р (фиг. 2) с выхода элемента 13 задержки устанавливает в «ноль триггер 15. В результате срабатывает элемент 28 И, который подключит элементам 38 и 37 ИЛИ элементы 20 и 24 ЗАПРЕТ, формирующие последовательности импульсо в соответственно с веро тност ми Рй(1-1) Рг(1-Рл)-При импульсы с выхода элемента 43 И вычитаютс  в счетчике 7, который последовательно из состо ни  11...1 переходит в состо ние 00...О и блокируетс  в этом состо нии отсутствием сигнала с выхода элемента 40 ИЛИ.

Процесс отработки рассогласовани  устройством описываетс  дискретной цепью Маркова.

По сравнению с прототипом предложенный , интегратор имеет в раз меньшую дисперсию ,-. Кроме того, если в прототипе разр дность суммируюшего счетчика выбрать из услови  отработки входных последовательностей РХ близки.х к единице, то при поступлении на вход малых значений Р 0,1-0,2 Mi и выходна  последовательность PZ будут иметь колебательный характер, обусловленный эффектом перерегулировани , который отсутствует в предложенном интеграторе.

Таким образом, предложенный интегратор по сравнению с прототипом имеет большие точность и быстродействие.

иг. 1

Уиг. 2

фие.З

Claims (1)

1. СЛЕДЯЩИЙ СТОХАСТИЧЕСКИЙ ИНТЕГРАТОР, содержащий первый вычислитель, первые положительный и отрицательный входы которого являются входами интегратора, коммутатор, положительный и отрицательный входы которого соединены соответственно с положительным й отрицательным выходами первого вычитателя, первый реверсивный счетчик, преобразователь число — вероятность, группа входов которого соединена с группой выходов первого реверсивного счетчика, а положительный и отрицательный выходы соединены с вторыми положительным и отрицательным входами первого вычитателя и являются выходами интегратора, отличающийся тем, что, с целью повышения точности и быстродействия, он дополнительно содержит второй реверсивный счетчик и второй вычитатель, состоящий из первого и второго триггеров, первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, /девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого элементов И, первого, второго, третьего, четвертого,пятого, шестого и седьмого элементов ЗАПРЕТ, первого, второго и третьего элементов ИЛИ, первого и второго элементов НЕ, первого и второго элементов задержки, причем разрешающий вход первого элемента ЗАПРЕТ и первый вход первого элемента И подключены соответственно к положительному и отрицательному выходам первого вычитателя, разрешающий вход первого элемента ЗАПРЕТ соединен с единичным входом первого триггера, запрещающими входами третьего и шестого элементов ЗАПРЕТ и первым входом второго элемента И, первый вход первого элемента И соединен с нулевым входом первого триггера, разрешающим входом второго элемента ЗАПРЕТ и запрещающими входами четвертого и пятого элементов ЗАПРЕТ, входы первого и второго элементов задержки подключены соответственно к отрицательному и положительному выходам преобразователя число — вероятность, выход первого элемента задержки соединен с единичным входом второго триггера, запрещающим входом первого элемента ЗАПРЕТ, разрешающим входом третьего элемента ЗАПРЕТ, вторым входом первого элемента И и входом первого элемента НЕ, выход второго элемента задержки соединен с нулевым входом второго триггера, запрещающим входом второго элемента ЗАПРЕТ, разрешающим входом пятого элемента ЗАПРЕТ, вторым входом второго элемента И и входом второго элемента НЕ, выходы первого и второго элементов НЕ соединены с разрешающими входами соответственно четвертого и шестого элементбв ЗАПРЕТ, выходы первого, второго третьего четвертого, пятого и шестого элементов ЗАПРЕТ и первого и второго элементов И соединены с первыми входами соответственно седьмого, девятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, восьмого и десятого элементов И, единичный выход первого триггера соединен с первыми входами третьего и шестого элементов И, а нулевой выход соединен с первыми входами четвертого и пятого элементов И, единичный выход второго триггера соединен с вторыми входами третьего и четвертого элементов И, а нулевой вы- ход соединен с вторыми входами пятого и шестого элементов И, выход третьего элемента И соединен с вторыми входами седьмого и одиннадцатого элементов И, выход четвертого элемента И соединен с вторыми входами восьмого и двенадцатого элементов И, выход пятого элемента И соединен с вторыми входами девятого и тринадцатого элементов И, выход шестого элемента И соединен с вторыми входами десятого и четырнадцатого элементов И, выходы седьмого, восьмого, девятого и десятого элементов И соединены соответственно с первым, вторым, третьим и четвертым входами первого элемента ИЛИ, выход которого соединен с разрешающим входом седьмого элемента ЗАПРЕТ, выходы одиннадцатого, двенадцатого, тринадцатого и четырнадцатого элементов И соединены сооответ ственно с первым, вторым, третьим и четвертым входами второго элемента ИЛИ, выход которого соединен с первым входом шестнадцатого элемента И, входы третьего элемента ИЛИ соединены с одноименными входами пятнадцатого элемента И и группой выходов второго реверсивного счетчика,выходы третьего элемента ИЛИ и пятнадцатого элемента И соединены соответственно с вторым входом шестнадцатого элемента И и запрещающим входом седьмого элемента ЗАПРЕТ, выходы которых соединены соответственно с вычитающим и суммирующим входами второго реверсивного счетчика, группа выходов второго реверсивного счетчика соединена с группой входов коммутатора, группа выходов которого соединена с группой входов первого реверсивного счетчика.