SU1056273A1

SU1056273A1 - Storage with redundancy

Info

Publication number: SU1056273A1
Application number: SU823470766A
Authority: SU
Inventors: Павел Иванович Луговцов; Нина Григорьевна Луговцова
Original assignee: Предприятие П/Я А-3327
Priority date: 1982-07-14
Filing date: 1982-07-14
Publication date: 1983-11-23

Description

Изобретение относитс к запомина щим устройствам. Известно резервированное запоминающее устройство 39, содержащее ре гистр числа, регистр адреса, выходы которого подключены к входам рабочи и резервного блоков пам ти, коммута торы, блок контрол , дополнительный регистр и сумматор, входы которого подключены соответственно к выходам резервного блока пам ти и первого коммутатора, а выход соединен с вхо дом дополнительного регистра, выходы рабочих блоков пам ти и один из выходов регистра адреса подключенрл соответственно: к входам первого ко мутатора и второго коммутатора, вь7х которого соединен с входом регистра числа, входы третьего коммутатора подключены соответственно к выходам регистра числа, дополнительного регистра и блока контрол , вход которого соединен с выходом регистра числа l . Недостатком устройства вл етс низка эффективность использовани e жocти ЗУ в случае наличи в нем свободных чеек (адресов) пам ти, что Снижает надежность ЗУ. Наиболее близким к изобретению вл етс резервированное ЗУ, содержащее накопитель, входы которого под ключены к выходам дешифратора, выход накопител подключен к входу блока контрол и вл етс информационным выходом устройства, сумматор,выходы которого подключены к информационным входам первого, регистра, адресный регистр, входы которого вл ютс aдpecны и входами устройства, второй регистр, группы элементов И, элементы ИЛИ, генератор и элемент И выход которого подключен к первому управл ющему входу первого регистра и вл етс управл ющим выходом устройства , выход генератора подключен к вторым управл ющим входам первого регистра, одни выходы которого подключены к первым входам элементов И первой группы и к одним входам элемента И, одни выходы адресного ре гистра подключены к одним Б}:олаг-1 сум матора и к вторым входап элементов И первой группы, выходы которых подклю чены к первым входам элементов ИЛИ, другие выходы первого регистра подключены к первым входам элементов И второй.группы, вторые входы которых подключены к другим выходам адресного регистра, выход элементов И второй группы подключены к вторым входам элементов или, выходда которых подключены к входамдешифратора, выход блока контрол подключен к другому входу элемента И, другие входы сумматора подключены к выходам второго регистра , входы которого вл ютс управл ющими входаг.Ф устройства. Устройство имеет более высокую эффективность использовани егмкости . ЗУ в случае наличи в нем свободных чеек адресов) пам ти, которые используютс в качестве резервных дл замещени любой отк азавшей рабочей чейки накопител 2. . .Недостатком этого устройства вл етс невозможность одновременного замещени двух и более отказавших рабочих чеек резервными, что снижает надежность ЗУ. Целью изобретени вл етс повышение надежности устройства путем замещени нескольких любых отказавших рабочих чеек /адресов) накопител исправными свободными (резервными); Поставленна цель достигаетс тем,что в резервированное запоминающее устройство,содержащее накопитель, выход которого соединен с входом блока контрол , сумматоры, одни входы которых соединены с выходами адресного регистра, входы которого вл ютс адресным входом устройства, генератор, выход которого соединен с пepвы и .входами регистров первой группы, одни выходы которых соединены G первыми входами элементов И первой группы, а другие выходы - с входами элементов И третьей группы, выходы которых соединены с первыг и входами элементов И второй группы, выходы которых соединены с вторыми входами регистров первой группы, друг.ие вхо.цы . сумматоров соединены с выходаьи регистров второй группы, входы которых вл ютс управл юидими входами устройства, выхоУды элементов И первой группы соединены с первыми входами элементов ИЛИ, выkoды сумматоров соединены с вторыми Бхода.ми элементов И второй группы, введены счетчик, дополнительный сумматор, дешифратор, группа блоков сравнени , причем выход генератора соединен с первым входом счетчика, второй вход которого соединен с выходом блока контрол , а выход - с входом дешифратора, выходы которого соединены с третьими входами элементов И второй группы,- выходы блоков сравнени соединены с .вторыNM вxoдarvм элементов И первой группы, одни входы дополнительного сумматора соединены с выходами адресного регистра , другие входы - с выходами элементов ИЛИ, входы которых соединены с выходами элементов И первой группы, выходы дополнительного сумматора соединены с адресными входами накопител . Ка чертеже изображена функциональна схема предлагаемого устройства . Устройство содержит генератор 1, первую 2 и вторую 3 группы регистров , адресный регистр 4, счетчик 5,This invention relates to memory devices. A redundant memory 39 is known that contains a number register, an address register whose outputs are connected to the inputs of the working and backup memory blocks, switches, a control unit, an additional register and an adder whose inputs are connected to the outputs of the backup memory block and the first switch, respectively. and the output is connected to the input of the additional register, the outputs of the working memory blocks and one of the outputs of the address register is connected respectively: to the inputs of the first mutator and the second switch, all of which the number of the connections to the input register, the third switch inputs are connected respectively to the outputs of the register, the register and the additional control unit having an input coupled to an output of the register l. The disadvantage of the device is the low efficiency of using the memory of the RAM in the case of the presence of free memory cells (addresses) in it, which reduces the reliability of the memory. Closest to the invention is a redundant storage device containing a drive whose inputs are connected to the decoder outputs, the drive output is connected to the input of the control unit and is the information output of the device, the adder whose outputs are connected to the information inputs of the first register, address register, inputs which are the device inputs and inputs, the second register, the groups of elements AND, the elements OR, the generator and the element AND the output of which is connected to the first control input of the first register and is the control device output, the generator output is connected to the second control inputs of the first register, one outputs of which are connected to the first inputs of the AND elements of the first group and to the same inputs of the AND element, one outputs of the address register are connected to one B}: to the second inputs of elements AND of the first group, the outputs of which are connected to the first inputs of the elements OR, other outputs of the first register are connected to the first inputs of elements AND the second group, the second inputs of which are connected to other outputs of the address register, the output of elements Tov and the second group are connected to second inputs of elements or are connected to vyhodda vhodamdeshifratora, output control unit is connected to another input of AND gate, the other input of the adder connected to the outputs of the second register, the inputs of which are the gate vhodag.F device. The device has a higher utilization efficiency. The memory in the case of the presence in it of free address cells of memory, which are used as backup for replacing any opened working cell of drive 2.. A disadvantage of this device is the impossibility of simultaneously replacing two or more failed working cells with backup ones, which reduces the reliability of the memory. The aim of the invention is to improve the reliability of the device by replacing several any failed working cells / addresses of the drive with a serviceable free (spare); The goal is achieved by the fact that in a redundant memory device containing a drive, the output of which is connected to the control unit input, adders, one inputs of which are connected to the outputs of the address register, the inputs of which are the address input of the device, the generator, the output of which is connected to the first and. inputs of registers of the first group, one outputs of which are connected by G to the first inputs of elements AND of the first group, and other outputs to the inputs of elements AND of the third group, the outputs of which are connected to the first input and inputs of the elements AND the second group, the outputs of which are connected to the second inputs of the registers of the first group, each input. the adders are connected to the outputs of the registers of the second group, whose inputs are the control inputs of the device, the outputs of the elements AND of the first group are connected to the first inputs of the OR elements, the outputs of the adders are connected to the second Bhod. And the second group, a counter, an additional adder, a decoder, a group of comparison blocks, the generator output being connected to the first input of the counter, the second input of which is connected to the output of the control unit, and the output to the input of the decoder, the outputs of which are connected to the third inputs ale And the second group - the outputs of the comparison units are connected to the second NPs of the input elements of the first group, one inputs of the additional adder are connected to the outputs of the address register, the other inputs are connected to the outputs of the elements OR, whose inputs are connected to the outputs of the elements AND of the first group, the outputs of the additional adder connected to the address inputs of the drive. The drawing shows a functional diagram of the proposed device. The device contains a generator 1, the first 2 and second 3 groups of registers, the address register 4, counter 5,

накопитель 6, сумматоры 7, дополнительный сумматор 8, первую 9, вторую 10 и третью 11 группы элементов И, элементы ИЛИ 12, блок 13 контрол , дешифратор 14, группу блоков 15 сравнени . Устройство имеет входную 16 и выходную 17 числовые шины, адресную шину 18 и управл юи1Ие шины 19.1-19.П.drive 6, adders 7, additional adder 8, first 9, second 10 and third 11 groups of elements AND, elements OR 12, control unit 13, decoder 14, group of comparison blocks 15. The device has input 16 and output 17 numeric tires, address bus 18 and control bus 19.1-19.P.

Выхок накопител б соединен с входом блока 13 контрол и выходной числовой (информационной) шиной 17 устройства, а вход соединен с входной числовой (информационной) шиной 16 устройства. Первые входы первого сумматора 7 группы) соединены соответственно с выходами адресного регистра 4, входы которого подключены к адресной шине 18 устройства. Выход генератора 1 соединен с нулевыми входами первого регистра первой группы 2, единичные выходы которого соединены соответственно с первыми входами первых элементов И первой груп-пы 9, а нулевые выходы - с входами первого элемента И третьей группы 11, выход которого соединен с первыми входами первых элементов И второй группы 10, выходы которых соединены соответственно с единичными входами первого регистра первой группы 2. Вторые входы первого сумматора 7 группы) соединены соответственно с выходами первого регистра второй группы 3, входы которого подключены к первой управл ющей шине 19.1 устройства. Выходы первых эле-, ментов И первой группы 9 соединены соответственно с первыми входами элментов ИЛИ 12 (группы). Выходы первого сумматора 7 (группьл) соединены соответственно с вторыми входами певых элементов И второй группы 10. Выход генератора 1 соединен с нулевыми входами других регистров первой группы 2 и нулевым входом счетчика 5, счетный вход которого соединен с выходом блока 13 контрол , а выход с входом дешифратора 14, выходы которого соединены соответственно с третьими вxoдa Ш элементов И второй группы 10. Единичные выхода других регистров первой группы 2 соединены соответственно с первыми входами других элементов И первой группы 9, а нулевые выходы - с входами других элементов И третьей группы 11, выходы которых соединены соответственно с первыми входами других элементов И второй 1Т)уппы 10, выходы которых соединены соответственно с единичными входами других регистров первой группы 2. Первые входы други сумматоров 7 (группы) соединены соответственно с выходами адресного резгистра 4, други входы - с выходами , других регистров второй группы 3, а выходы - с вторыми входамиThe output of the accumulator b is connected to the input of the control unit 13 and the output numerical (information) bus 17 of the device, and the input is connected to the input numerical (information) bus 16 of the device. The first inputs of the first adder 7 group) are connected respectively to the outputs of the address register 4, the inputs of which are connected to the address bus 18 of the device. The output of the generator 1 is connected to the zero inputs of the first register of the first group 2, the unit outputs of which are connected respectively to the first inputs of the first elements AND of the first group 9, and zero outputs to the inputs of the first element AND of the third group 11, the output of which is connected to the first inputs of the first elements And the second group 10, the outputs of which are connected respectively to the single inputs of the first register of the first group 2. The second inputs of the first adder 7 of the group) are connected respectively to the outputs of the first register of the second group 3, the inputs which are connected to the first control bus 19.1 devices. The outputs of the first elements, And of the first group 9 are connected respectively to the first inputs of the elements OR 12 (groups). The outputs of the first adder 7 (group) are connected respectively to the second inputs of the control elements And the second group 10. The output of the generator 1 is connected to the zero inputs of other registers of the first group 2 and the zero input of the counter 5, the counting input of which is connected to the output of the control unit 13, and the output c the input of the decoder 14, the outputs of which are connected respectively to the third input of the W elements of the second group 10. The unit outputs of the other registers of the first group 2 are connected respectively to the first inputs of the other elements of the first group 9, and the zero outputs dy - with the inputs of other elements of the third group 11, the outputs of which are connected respectively to the first inputs of other elements And the second 1T) uppa 10, the outputs of which are connected respectively to the single inputs of the other registers of the first group 2. The first inputs of the other adders 7 (groups) are connected respectively with outputs of the address register 4, other inputs - with outputs, other registers of the second group 3, and outputs - with the second inputs

других элементов Н второй группы 10. Единичные выходы регистров первой i группы 2 соединены соответственно с первыми входами блоков 15 сравнени группы, другие входы которыхother elements H of the second group 10. The unit outputs of the registers of the first i group 2 are connected respectively with the first inputs of the group 15 comparison units, the other inputs of which

соединены соответственно с выходами сумматоров 7 (группы). Выходы блоков 15 сравнени группы соединены соответственно с другими входами элементов И первой группы 9. Первыеconnected respectively with the outputs of the adders 7 (group). The outputs of the units 15 comparison group are connected, respectively, with other inputs of elements And the first group 9. The first

входы дополнительного сумматора 8 соединены соответственно т; выходами адресного регистра 4, другие входыс выходами элементов ИЛИ 12(группы), другие входы которых соединены соответственно с выходами элементов И первой группы 9. Выходы дополнительного сумматора 8 соединены соответственно с адреснь ми входами накопител б. Выходы других регистров второй группы 3 соединены соответственно с другими управл ющими входами 19.219 .11 устройства.the inputs of the additional adder 8 are connected respectively to t; the outputs of address register 4, other inputs and outputs of the elements OR 12 (groups), the other inputs of which are connected respectively to the outputs of elements AND of the first group 9. The outputs of the additional adder 8 are connected respectively to the address inputs of the accumulator b. The outputs of the other registers of the second group 3 are connected respectively to the other control inputs of the device 19.219 .11.

В основу работы устройства положен способ преобразовани кода адреса,The device is based on the method of converting the address code,

поступающего от устройства - потребител ЗУ, в специальный корректирующий код, с помощью которого производитс переадресаци обращени к другой чейке дл исключени выборкиfrom the consumer's memory device to a special correction code that is used to redirect access to another cell in order to exclude sampling

отказавшей чейки накопител .failed cell drive.

Устройство работает следуюишм образом .The device works in the following way.

После подачи питающих напр жений генератор 1 вырабатывает одиночныйAfter supplying the supply voltage, the generator 1 produces a single

импульс, который устанавливает в нулевое состо ние регистры первой групаы 2 и счетчик 5. В. регистры второй группы 3 зр-писываютс адреса исправных свободных, т.е. резервных чеек накопител б.the impulse that sets the registers of the first group 2 and the counter 5 to zero. B. The registers of the second group 3 allow addresses of the free to work, i.e. backup drive cells b.

Выборка адреса в режимах записи или считывани производитс следую1ЦИМ образом.An address is sampled in write or read modes as follows.

Адрес чейки, к которой необходимо обратитьс , записываетс в адресныйThe address of the cell to be addressed is written to the address

регистр 4. Код адреса с регистра 4 поступает на первые входы дополнительного сумматора 8, на другие входы которого поступает нулевой код с выходов регистров первой группы 2register 4. The address code from register 4 is fed to the first inputs of the additional adder 8, the other inputs of which receive the zero code from the outputs of the registers of the first group 2

1через соответствующие элементы И первой группы 9 и элементы ИЛИ 12 (группы . После сложени по модулю два текущего кода адреса и нулевого кода на выходе дополнительного сумматора 8 по вл етс исходное, не преобразованное значение текущего кода адреса. Код адреса с выхода дополнительного сумматора 8 поступает на адресные шины накопител 6, выбира по заданному адресу соответствующую чейку1About the corresponding elements of the first group 9 and elements OR 12 (groups. After adding modulo two current address codes and zero codes, the output of the additional adder 8 appears at the output of the additional address code. The address code from the output of additional adder 8 arrives to address tires of accumulator 6, select the corresponding cell at a given address

накопител , в которую необходимо записать или из которой необходимо считать информагшю.storage device, in which it is necessary to record or from which it is necessary to read information.

Былаописана работа устройства , при отсутствии отказавиих чеек в накопителе 6. При этом код адреса. поступающий на адресные пины устрой ства, не подвергаетс преобразовани перед подачей его на вход на вход накопител 6. В случае по влени ошибки в считанной информации на выходе блока 13 контрол формируетс импульс, который поступает на счетный вход счетч ка 5, переключа его в очередное состо ние. При этом возбуждаетс пе вый выход дешифратора 14 (нулевой выход дешифратора вл етс свободным ) , открыва соответствующие элементы И второй группы 10, в результате чего в первый регистр первой группы 2 из первого сумматора 7 (группы) записываетс результат от сложени по модулю два кода адреса отказавшей рабочей чейки с кодом адреса резервной чейки накопител 6 записанным в первый регистр второй .группы 3. После занесени в первый регистр первой группы 2 результата сложени кодов отказавшей рабочей и исправной резервной чеек накопител б закрываетс первый элемент И третьей группы 11, блокиру его от дальнейшего приема информации с выхо да первого сумматора 7 | группы).. Так образом, в.первом регистре первой группы 2 фиксируетс результат сложе ни по модулю два кодов отказавшей рабочей и одной из исправных свободных (резервных) чеек накопител 6. В случае по влени следующей ошиб ки в считанной, информации, т.е. отка за другой рабочей чейки накопител на выходе блока 13 контрол формируетс другой импульс, который переклю чает счетчик 5 в очередное состо ние , в результате чего происходит возбуждение .второго выхода.дешифрато ра 14. При этом открываютс соответствующие элементы И второй группы 10 и во второй регистр первой группы 2 из второго сумматора 7 (группы) записываетс результат сложени по моДулю два кодов отказавшей рабочей и исправной свободной (резервной) чей ки накопител б, код адреса которой записан во второй регистр второй группы 3. Аналогичным образом происходит запись в остальные регистры первой группы 2 результатов сложени по модулю два кодов других отказавших рабочих чеек с адресами следующих исправных свободных (резервных) чеек , коды которых записаны в других регистрах второй группы 3. После обнаружени неисправных чеек выборка адресов в режимах запи си или считывани производитс еледуюЕ м образом. Адрес чейки, к которой необходимо обратитьс , записываетс в адрес ,ный регистр 4. Код адреса с регистра 4 поступает на первые входы дополнительного сумматора 8, на другие входы которого поступает соответствующий код с выходов одного из регистров первой группы 2. Поиск из регистров первой группы 2 производитс с помощью блоков 15 сравнени группы путем поразр дного сравнени кодов, фиксированных в регистрах первой группы 2 во врем обнаружени неисправных . чеек накопител б, и текущих кодов на выходах соответствующих сумматоров 7 (группы), получаемых в результате сложени по модулю два текущего кода с адресами исправных (резервных) чеек, коды которых записаны в регистрах второй группы 3. При сравнении кодов на выходе одного из блоков 15. сравнени группы формируетс сигнал, который открывает соответствующие элементы И первой группы 9, В результате чего на другие входы ддополнительного сумматора 8 поступает код с выходов соответствующего регистра первой группы 2(через элементы ИЛИ 12 (группы). После сложени по модулю два текущего кода с1дреса и кода с выходов одного из регистров первой группы 2 на йыходе дополнительного сумматора 8 по вл етс корректирующий код, с помощью которого производитс переадресаци обращени к исправной свободной (резервной) чейке дл исключений выборки отказавшейс чейки накопител б. Пусть, например, накопитель имеет семь испраззных свободных (резервных) чеек, коды которых имеют соответственно следующие значени : 01001000 01010011 01011000 10010111 .10100101 11000111 11110010 В результате контрол работоспособности ЗУ обнаружены следующие неисправные чейки накопител : oooiooio 00011000 00100011 00111000 01100001 10000111 11100011 После сложени по модулю два кодов неисправных и исправных свободных (резервных) чеек сумматорами 7 (группы) в первне семь регистров первой 2 группы запишутс соответст венно следукччие коды:. 01001000 ® 00010010 01011010 01010011 © 00011000 01001011 01011000 © 00100011 01111011 10010111 © 00111000 10101111 10100101 © OllOOOOl11000100 llOOOlll ® 10000111 01000000 11110010 © 11100011 00010001 Во BpeiwH совместной работы ЗУ с устройством-потребителем может происходить обращение как к исправньтм, так и к неисправным чейкам накопител 6. Если обращение происходит к исправным чейкам накопител , то посл сравнени текущих кодов с выходов сумматоров 7 (группы) с кодами, записанными в регистрах первой группы 2, все элементы И первой группы 9 остаютс в закрытом состо нии, так как ни один блок 15 сравнени групп не зафиксирует равенства сравниваемых кодов, действующих на их входах Поэтому на соответствующие входы дополнительного сумматора 3 поступа ет нулевой код с выходов элементов первой группы 9 и элементов ИЛИ 12 (группы) и текущий код адреса с выходов адресного регистра 4. После сложени по модулю два входных кбдо на выходе дополнительного сумматора 8 формируетс исходный, не преобразованный текущий код адреса. Если обращение происходит к неис правным чейкам накопител , то после сравнени текуьчих кодов с выходо сумматоров 7 (группы) с кодами, заiписанными в регистрах первой группы 2, открываютс те элементы И первой группы 9, входы которых соединены с выходом соответствующего блока 15 сравнени группы, который зафиксировал равенство сравниваемых кодов Код с выхода соответствующего реГис iра первой группы 2 через соответствующие элементы И первой группы 9 и элементы ИЛИ 12 (группы) совместно текуо1им кодом адреса поступает на соответствующие входы дополнительного сумматора 8. После сложени по одулю два входных кодов на выходе дополнительного сумматора 8 формируетс корректируюаИй код, который производит переадресацию обращени от неисправных к исправным свободным (резервным) чейкам накопител . При последовательном обращении к неисправным чейкам, обнаруженным во врем контрол работоспособности ЗУ, корректирующий код на выходе сумматора 8 имеет следующие значени : 00010010 ® 01011010 01001000 00011000 © 01001011 01010011 . 00100011 © 01111011 01011000 00111000 ® 10101111-10010111 01100001 ® 11000100-10100101 10000111 о 01000000-11000111 11100011 ® 00010001 11110010 Таким образом, из приведенного примера видно, что предлагаемое устройство обеспечивает переадресгщию обращени от неисправных к исправным свободным {резервным) чейкам накопител при обращении к неисправному адресу ЗУ. При обращении к исправному адресу переадресаци обращени к другой чейке накопител не производитс . Предлагаемое устройство имеет более высокую эффективность использовани емкости ЗУ в случае наличи в нем свободных чеек (адресов) пам ти , которые используютс в качестве резервных дл замещени нескольких отказавших рабочих чеек (адресов), что позвол ет повысить надежность запоминающего устройства..В устройстве обеспечиваетс замещение любых отказавших чеек накопител разервными . Поиск неисправных чеек и включение вместо них резервных производитс автоМатически. Устройство может быть использовано в качестве оперативного или буферного ЗУ в автоматизированных системах управлени и объектах.The operation of the device has been described, in the absence of failing cells in drive 6. In this case, the address code. arriving at the address pins of the device is not converted before inputting it to the input of the accumulator 6. In case of an error in the read information, a pulse is generated at the output of the control unit 13, which arrives at the counting input of the counter 5, switching it to the next state the In this case, the output of the decoder 14 is excited (the zero output of the decoder is free) by opening the corresponding AND elements of the second group 10, resulting in the first register of the first group 2 of the first adder 7 (group) recording the result of adding modulo two address codes the failed working cell with the backup cell address code of accumulator 6 recorded in the first register of the second group 3. After the first register 2 is written to the first register of the result of the addition of the codes of the failed working and serviceable backup cell of the accumulator b, the first element of the third group 11 closes, blocking it from receiving further information from the output of the first adder 7 | groups) .. Thus, in the first register of the first group 2, the result is added modulo two codes of the failed working and one of the healthy free (backup) cells of the accumulator 6. In the event of the next error in the read information, e. After another working cell of the accumulator, another impulse is formed at the output of the control unit 13, which switches the counter 5 to the next state, as a result of which the second output of the decoder 14 is excited. At the same time, the corresponding elements of the second group 10 and the second the register of the first group 2 of the second adder 7 (group) records the result of adding modulo two codes of the failed working and working free (reserve) whose storage unit b, the address code of which is recorded in the second register of the second group 3. And In a similar way, the remaining registers of the first group of 2 addition results modulo two codes of other failed working cells with the addresses of the next healthy free (backup) cells whose codes are recorded in other registers of the second group 3 are logged. After the detection of faulty cells, the selection of addresses in write modes or readout is done in a pleasant way. The address of the cell to be addressed is written to the address, register 4. The address code from register 4 goes to the first inputs of the additional adder 8, the other inputs of which receive the corresponding code from the outputs of one of the registers of the first group 2. Search from the registers of the first group 2 is performed using group comparison blocks 15 by bitwise comparison of codes fixed in the registers of the first group 2 during the detection of faulty ones. accumulator b cells, and current codes at the outputs of the corresponding adders 7 (groups) obtained by adding modulo two current codes with addresses of serviceable (backup) cells whose codes are recorded in registers of the second group 3. When comparing the codes at the output of one of the blocks 15. Comparison of the group, a signal is generated, which opens the corresponding elements AND of the first group 9. As a result, the other inputs of the additional adder 8 receive the code from the outputs of the corresponding register of the first group 2 (through the elements OR 12 (groups After modulo two of the current c1dress code and the code from the outputs of one of the registers of the first group 2 on the output of the additional adder 8, a correction code appears, which is used to redirect the call to the working free (backup) cell for exceptions of the sample of the failed cell accumulator b. Suppose, for example, the drive has seven random free (backup) cells, the codes of which have the following values: 01001000 01010011 01011000 10010111 .10100101 11000111 11110010 As a result of the health check following the defective cell detected accumulator: oooiooio 00011000 00100011 00111000 01100001 10000111 11100011 When modulo two codes faulty and serviceable free (reserve) cells of the adders 7 (group) in pervne seven registers first 2 groups zapishuts respectively sledukchchie codes :. 01001000 0101101 0101000010110010 0101101001010011 If a call is made to the healthy cells of the accumulator, then after comparing the current codes from the outputs of adders 7 (groups) with the codes recorded in the registers of the first group 2, all elements AND of the first group 9 remain in the closed state, since no other unit 15 compares groups will not fix The validity of the compared codes acting on their inputs. Therefore, the corresponding inputs of the additional adder 3 receive the zero code from the outputs of the elements of the first group 9 and the elements OR 12 (groups) and the current address code from the outputs of the address register 4. After adding modulo two input KBDs The output of the additional adder 8 generates the initial, not converted current address code. If a fault occurs to the accumulator cells, after comparing the current codes at the output of adders 7 (groups) with the codes recorded in the registers of the first group 2, those elements AND of the first group 9 are opened, the inputs of which are connected to the output of the corresponding block 15 of the group comparison, which fixed the equality of the compared codes The code from the output of the corresponding reGis inter of the first group 2 through the corresponding elements AND of the first group 9 and the elements OR 12 (groups) together with the current address code is fed to the corresponding input 8. After an additional adder for adding Odulov two input codes at the output of the adder 8 is formed an additional korrektiruyuaIy code that performs redirection to faulty handling of serviceable free (redundant) to cells accumulator. When successively referring to faulty cells detected during the performance monitoring of the memory, the correction code at the output of the adder 8 has the following values: 00010010 ® 01011010 01001000 00011000 © 01001011 01010011. 00100011 © 01111011 01011000 00111000 ® 10101111-10010111 01100001 ® 11000100-10100101 10000111 about 01000000-11000111 11100011 ® 00010001 11110010 Thus, from the given example, it can be seen that the proposed device provides for forwarding free from unsecured free to unsecured from unsecured free to unsecured from unsecured free to unsecured free to the amount that would be allowed by the same to which the unsecured from the same to which the unsecured from the same to one to one would have to get to the same free to one way would be allowed to ensure that the unit would ensure that the unit would ensure that it would be able to use the free system for a free system to get free cash from free balance to a free example, to ensure that the amount of unsecured free to the amount of the free to receive unused free for unavailable free to unsecured free to unsecured free to the free to get to the normal free of charge. faulty memory address. When referring to a serviceable address, a call is redirected to another cell of the drive. The proposed device has a higher efficiency of using the memory capacity in the case of the presence of free memory cells (addresses) in it, which are used as backup for replacing several failed working cells (addresses), which allows increasing the reliability of the storage device. any failed drive cells are broken. The search for faulty cells and the inclusion of backup ones in their place is performed automatically. The device can be used as operational or buffer memory in automated control systems and facilities.

Claims

A RESERVED MEMORY DEVICE containing a drive, the output of which is connected to the input of the control unit, adders, one input of which is connected to the outputs of the address register, the inputs of which are the address input of the device, a generator, the output of which is connected to the first inputs of the registers of the first group, one of which outputs are connected to first, inputs of AND elements of the first group, and other outputs - with inputs of AND elements of the third group, the outputs of which are connected to the first inputs of AND elements of the second group,. the outputs of which are connected to the second inputs of the registers of the first group, the other inputs of the adders are connected to the outputs of the registers of the second group, the inputs of which are the control inputs of the device, the outputs of the elements of the first group are connected to the first inputs of the elements OR, the outputs of the adders are connected to the second inputs of the elements of the second group characterized in that, in order to increase the reliability of the device, a counter, an additional adder, a decoder, a group of comparison units are introduced into it, and the output of the generator is connected to the first input m of the counter, the second input of which is connected to the output of the control unit, and the output - with the input of the decoder, the outputs of which are connected to the third inputs of the elements And the second group, the outputs of the comparison blocks are connected to the second inputs of the elements And the first group, one inputs of the additional adder connected to the outputs of the address register, other inputs - with the outputs of the elements Q Q OR, the inputs of which are connected to the outputs of the elements AND of the first group, the outputs of the additional adder are connected to the address inputs of the drive.