Изобретение относитс к вычислитель ной технике и может использоватьс в цифровых вычислительных системах раз личного назначени . Известен вычислительный комплекс, содержащий однотипные вычислительные машины, разбитые на функциональные секции, блок сопр жени , взаимосв занный с указанными секци ми f1 1. Недостатком комплекса вл етс то что он не содержит средств, определ щих различную реакцию комплекса на сбои и отказы; что может привести к быстрому исчерпанию резерва устрой ства. Известно также трехканальное мажоритарно-резервированное устройство содержащее взаимосв занные мезкду собой функциональные блоки, мажоритарные элементы, блоки задани режимов обмена, состо щие из элементов ИЛИ, НЕ, И, дешифратора, регистра задани режимов обмена и регистра задани номера секции 12 3. Недостатком этого устройства также вл етс то, что оно не содержит средств, определ ющих различную реак цию устройства на сбои и отказы. Наиболее близким техническим решением к предлагаемому вл етс резе вированна система, содержаща однородные электронные вычислительные машины (ЭВМ) (функциональные блоки), мажоритарный элемент, вентиль блокировки мажоритарного элемента, к упра л ющему входу которого подсоединен блок подсчета числа отказавших ЭВМ (блок подсчета сбоев), а к выходу схемы сравнени , вентили блокировки выходов ЭВМ, управл ющие входы которых подсоединены к выходам схем срав нени , блоки подсчета числа сбоев, входы которых подсоединены к схемам сравнени , а выходы - к управл ющим входам вентилей блокировки выходов ЭВМ, и блоки обмена, входы которых подсоединены к выходу вентил блокировки мажоритарного элемента, выходы которого подсоединены к входам запом нающих устройств ЭВМ,а управл ющие входы блоков обмена подсоединены к вьосодам схем сравнени t 3 . Недостатком этой системы вл етс ее пониженна надежность вследствие того, что подсчет сбоев осуществл ет с дл ЭВМ в целом, а не дл состав ,ных ее функциональных секций (например , дл модулей запоминающих уст-. ройств). При этом суммируютс сбои разноименных секций ЭВМ и отказ фиксируетс по переполнению счетчика сбоев, которое может произойти при единичных сбо х: нескольких секций, не привод щих к отказу ЭВМ. Таким образом , в описанной системе производитс преждевременна фиксаци отказа ЭВМ и, как следствие быстрое исчерпание резерва системы. Цель изобретени - повьшение на-;дежности за счет посекционного подсчета числа сбоев. Поставленна цель достигаетс тем, что резервированное устройство, содержащее блок сравнени , управл емый мажоритарный блок и в каждом из трех каналов резервируемый блок, к выходу которого подключен вход блока контрол , и блок подсчета сбоев, выход уп-. равл емого мажоритарного блока соединен с выходом устройства, информацион- ные входы - с выходами резервируемых блоко, адресные входы которых соединены с адресным входом устройства, содержит регистр эталонов, а в каждом иэ трех каналов блок пам ти конфигураций , блок пам ти сбоев, формирователь адресов, дешифратор, первые и вторые элементы И и ИЛИ, выход блока контрол соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом переполнени блока подсчета сбоев, а выход первого элемента ИЛИ соединен с информационным входом блока пам ти конфигураций, выход которого соединен с первым входом первого элемента И, с управл ющим входом управл емого мажоритарного блока и с соответствующим первым входом блока сравнени , вторые входы, которого соединены с выходами регистра эталонов, а выход - с входом запрета записи блока пам ти конфигураций и с вторым входом первого элемента И, выход которого соединен со счетньм входом блока подсчета сбоев, информационный вход которого соединен с выходом блока пам ти сбоев, информационный вход которого соединен.;, с информационньм выходом блока подсчета сбоев, выход дешифратора св зан с адресными входами блока пам ти конфигурации и блока пам ти сбоев, а вход - с выходом второго элемента ИЛИ, первый вход которого соединен с адресным входом устройства, второй вход - с выходом второго элемента И, первьй вход которого соединен с синх ровходом устройства, а второй вход с выходом формировател адресов, вхо которого соединен с выходом блока па м ти конфигураций. На фиг.1 изображена блок-схема резервированного устройства; на фиг. схема управл емого мажоритарного бло ка. Резервированное устройство содержит три канала 1-3, управл емый мажоритарный блок 4, блок 5 сравнени и регистр 6 эталонов. Каждый канал 1(2,3) содержит резервируемый блок 7 блок 8 пам ти конфигураций, блок 9 пам ти сбоев, дешифратор 10, блок 11 контрол , блок 12 подсчета сбоев, формирователь 13 адресов (включающий Счетчик импульсов), первый 14 и второй 15 элементы И, первый 16 и второй 17 элементы ИЛИ. Устройство так же содержит синхровход 18, адресный вход 19 и выход 20. Мажоритарный блок содержит элемент ИЛИ 21, элементы И 22-27, эле ,менты НЕ 28-30, элемент И-НЕ 31, мажоритарный элемент 32, элемент И 33 и элемент НЕ 34. Блок 11 контрол может быть вьтол нен, например, в виде схемы контрол по модулю два. Блоки 8 и.9 могут быт выполнены в виде электронной пам ти, кажда чейка которой соответствует одной секции блока 7. В качестве блока 12 может быть использован счет чик. Устройство работает следугацим образом . Начальное состо ние всех чеек блока 8 - единичное, а состо ние ftno ка 9, счетчиков 12 и 13 - нулевое Пусть врем решений задач, выполн емых блоком 7, разбито на последовательность тактов. Контроль работы се ций блока 7 осуществл етс оперативно блоком 11 с записью результатов контрол через элемент ИЛИ 16 в чей ку блока 8, соответствующую той секц блока 7, информаци которой по вл ет с в момент контрол на выходе блока 7. Норме контрол соответствует н левой уровень сигнала на выходе блок 11. При записи в блок 8 на другом входе элемента ИЛИ 16 - О, а на выходе блока 5 - разрешающий потенциал (1). Адрес чейки блока 8 задаетс дешифратором 10, дешифрирующим адрес секции, поступающий с адресного входа 19 устройства (показан один из разр дов адреса) на входы блока 7 и через элемент ИЛИ 17 на вход дешифратора 10. Обработка результатов контрол производитс по импульсу на входе 18 в свободное врем .от решени задач в такте. При этом содержимое формиро- . вател 13 (на чертеже показан один из его выходных разр дов) поступает через элемент И 15 и элемент ИЛИ 17 на входы дешифратора 10, который на своих выходах формирует адрес секции, заданной формирователем 13, при этом на выходе блока 8 по вл етс одноразр дный код конфигураций, единичное , (нулевое) значение которого указывает на неисправность (исправность) соответствующей секции по результатам контрол , осуществл емого блоком 11. На выходе блока 9 по вл етс код, соответствующий содержимому чейки, хран щей количество сбоев секции. Этот код поступает в блок 12 и суммируетс в нем с сигналом неисправности секции, поступающим через элемент И 14 с выхода блока 8. Суммирование производитс при формировании разрешающего сигнала (1) на выходе блока 5. Этот разрешающий сигнал вырабатываетс в том случае, если выходной трехразр дный код конфигураций трех каналов 1-3 не равен ни одному из эталонов, хран щихс в регистре 6. Эталонными кодами вл ютс коды 011 101, 110, т.е разрешающий сигнал (сигнал несравнени ) на выходе блока 5 вырабатываетс в том случае, если обнаружена неисправность только одного канала. При неисправности (сбое или отказе) одного из каналов 1-3 реконфигурацию устройства можно не производить, так как защита от такой неисправности достигаетс автоматически за счет мажоритировани информации на управл емом мажоритарном блоке 4. Если обнаружена неисправность двух каналов, то разрешающий сигнал на выходе блока 5 не формируетс , запись в блок 8 запрещаетс и элемент И 14 не срабатывает. Он не срабатывает также при отсутствии обнаружени неисправности блоками 11 каждого из каналов (в этом случае выход блока 8 пам ти конфигураций ра вен О). S110 При несрабатывании элемента И 14 код из блока 9 суммируетс с О и переписьйаетс из блока 12 в блок 9. На выходе переполнени блока 12 при этом нулевой сигнал, и в блока 8 записываетс информаци отка за секции. При отсутствии обнаружений йейсправности (О на выходе блока 8) содержимое формировател 13 увели Ываетс на единицу, и в следующем . также будет производитьс пoдcчet сбоев дл следующей секции. При переполнении формировател 13 в нем устанавливаетс номер первой по счет секции. При обнаружении неисправности сек ции изменени номера Ьекции не проис ходит и в следующем такте производит с анализ сбоев этой же секции. Это позвол ет быстрее определ ть секции, в которых произошли посто нные ОТКЙЗ Блок 4 (фиг.2) работает следующим образом. При подаче на его управл ющие BJto ды комбинаций сигналов 000, , 010, 100, на выходе элемента 32 и элемента И 33 - код О, элeмeнtы И 22-24 не срабатывают, а через элемент НЕ 34 разрешено срабатывание элементов И 25-27. При этом на выходе элемента ШШ 21 фopмиpyetc мажор тированна информаци . При подаче на управл ющие входы блока 4 комбинации 111 срабатывает элемент И-НЕ 31, на его выходе и на выходе элемен та И 33 формируетс код О и блок 4 работает аналогично описанному. При подаче на управл ющие входы блока 4 комбинации сигналов 011 (101, 110) на выходах элемента И-НЕ 31, .мажоритарного элемента 32 и элемента И 33 формируетс код 1, что разрешает срабатьгоание элементов И 23-24 по второму входу И через элемент НЕ 34 запрещает срабатьшание элементов И 25-27. При подаче кода 011 (101,110) на вьпсоде элемента НЕ 28 (29,30) формируетс код 1 и разрешаетс срабатьгоание элемента И 22 (23,24) срабатывание элементов И 23,24 (22,24, 22,23), при этом запрещено кодов О с выходов элементов НЕ (28,30, 28,29). В результате на выход элемента И 22 (23,24), элемента ИЛИ 21 и выход блока 4 поступает код с третьего (второго, первого) информационного входа. Из описани работы всего устройства видно, что устройство обеспечивает анализ не более одного сбо одной секции в каждом такте. Это позвол ет защититьс от быстрого исчерпани резерва устройства при увеличенном потоке сбоев. Если все же такое исчерпание резерва будет происходить (оно вьфажаетс в установке кода конфигураций 111 до того, как устройство перестанет быть работоспособным), то увеличением времени между последовательными подачами сигнала на вход 18 можно без изменени структуры устройства добитьс дополнительной защиты от быстрого исчерпани резерва. Таким образом, в предлагаемом устройстве исключаетс преждевременна фиксаци отказа резервируемого блока и осуществл етс защита от быстрого исчерпани резерва, что значительно повьш1ает надежность работы всего устройства .The invention relates to computing technology and can be used in digital computing systems of various purposes. A computer complex is known that contains computer systems of the same type, divided into functional sections, an interface block interconnected with the indicated sections f1 1. The disadvantage of the complex is that it does not contain the means defining the different reaction of the complex to failures and failures; which may lead to the rapid depletion of the device. It is also known a three-channel major-redundant device containing interconnected mezkdu are functional blocks, majority elements, blocks for setting exchange modes, consisting of OR, NOT, AND elements, a decoder, register for setting exchange modes, and register for setting section number 12 3. Disadvantage of this device it is also that it does not contain the means that determine the different reaction of the device to faults and failures. The closest technical solution to the proposed is a re-created system containing homogeneous electronic computers (functional blocks), the majority element, the blocking valve of the majority element, to the control input of which is connected the computer counting unit of failures , and to the output of the comparison circuit, valves of the computer outputs, whose control inputs are connected to the outputs of the comparison circuits, blocks for counting the number of failures, whose inputs are connected to the comparison circuits and the outputs are connected to the control inputs of the computer interlocking gates, and the exchange units whose inputs are connected to the output of the blocking valve of the majority element whose outputs are connected to the inputs of the computer's interlocking devices, and the control inputs of the exchange units are connected to the outputs of the comparison circuits t 3 . The disadvantage of this system is its reduced reliability due to the fact that the counting of failures is performed for the computer as a whole, and not for its constituent functional sections (for example, for modules of storage devices). In this case, failures of opposite sections of the computer are summed up and the failure is detected due to overflow of the failure counter, which can occur with single failures: several sections that do not lead to a computer failure. Thus, in the described system, a premature fixation of a computer failure and, as a consequence, a rapid exhaustion of the system reserve, is carried out. The purpose of the invention is to increase the reliability by sectional calculation of the number of failures. The goal is achieved by the fact that a redundant device containing a comparison unit, a controllable majority block and a redundancy block in each of the three channels, to the output of which the input of the control unit is connected, and the failure counting unit, the output is up. the equalized majority block is connected to the output of the device, the information inputs to the outputs of the reserved block, whose address inputs are connected to the address input of the device, contains a register of standards, and in each of the three channels the configuration memory block, the fault memory block, the address generator , the decoder, the first and second elements AND and OR, the output of the control unit is connected to the first input of the first OR element, the second input of which is connected to the overflow output of the fault counting unit, and the output of the first OR element is connected to the information the input of the configuration memory, the output of which is connected to the first input of the first element I, to the control input of the controlled majority block and to the corresponding first input of the comparison unit, the second inputs, which are connected to the outputs of the register of standards, and the output to the recording prohibition input the configuration memory block and the second input of the first element I, the output of which is connected to the counting input of the error counting unit, the information input of which is connected to the output of the error memory block, the information input of which is connected .; , the information output of the fault counting unit, the output of the decoder is associated with the address inputs of the configuration memory and the memory block of failures, and the input is connected to the output of the second element OR, the first input of which is connected to the address input of the device, the second input - with the output of the second element And, the first input of which is connected to the sync rotor input of the device, and the second input with the output of the address maker, the input of which is connected to the output of the block of memory configurations. 1 shows a block diagram of a redundant device; in fig. controllable majority block scheme. The redundant device contains three channels 1-3, a controlled majority block 4, a comparison block 5 and a register of 6 standards. Each channel 1 (2,3) contains redundant block 7 of configuration memory 8, block 9 of fault memory, decoder 10, control block 11, block 12 for counting faults, address generator 13 (including the Pulse counter), the first 14 and the second 15 elements AND, the first 16 and second 17 elements OR. The device also contains a synchronous input 18, an address input 19 and an output 20. The majority block contains the element OR 21, the elements AND 22-27, the ale, the cops NOT 28-30, the element AND-NE 31, the majority element 32, the element AND 33 and the element NOT 34. Block 11 of the control can be instaled, for example, in the form of a control circuit modulo two. Blocks 8 and 9 can be made in the form of an electronic memory, each cell of which corresponds to one section of block 7. As block 12, a counter can be used. The device works in the same way. The initial state of all the cells of block 8 is one, and the state of ftno ka 9, counters 12 and 13 is zero. Let the time of solving the tasks performed by block 7 be divided into a sequence of ticks. The monitoring of the operation of the unit 7 sections is carried out operatively by the unit 11 with recording the results of the control through the element OR 16 into whose unit 8, corresponding to the section of the unit 7, the information of which appears with at the moment of control at the output of the unit 7. The control standard corresponds to the left the signal level at the output of block 11. When recording in block 8 at the other input of the element OR 16 - O, and at the output of block 5 - the resolving potential (1). The cell address of the block 8 is set by the decoder 10, which decodes the section address coming from the device address input 19 (one of the address bits is shown) to the inputs of block 7 and through the OR 17 element to the input of the decoder 10. Processing the results of the monitoring is performed on a pulse at input 18 free time. From solving tasks in tact. At the same time the content is formed. the driver 13 (one of its output bits is shown in the drawing) enters through element 15 and element OR 17 to the inputs of the decoder 10, which at its outputs generates the address of the section specified by shaper 13, with the output of block 8 appearing one-bit the configuration code, the one (zero) value of which indicates a malfunction (good condition) of the corresponding section according to the results of monitoring carried out by block 11. At the output of block 9, a code appears corresponding to the contents of the cell storing the number of section failures. This code enters block 12 and is summed in it with the section fault signal coming through element 14 from block 8 output. Summation is performed when forming the enabling signal (1) at the output of block 5. This enabling signal is generated if the output three times The one code of the configurations of the three channels 1-3 is not equal to any of the standards stored in register 6. The reference codes are codes 011 101, 110, i.e. the enabling signal (non-comparison signal) at the output of block 5 is generated if malfunction detected only one channel. In the event of a malfunction (malfunction or failure) of one of the channels 1-3, the device may not be reconfigured, since protection against such a malfunction is achieved automatically by majorizing the information on the controlled major unit 4. If a malfunction of two channels is detected, the enable signal at the unit output 5 is not formed, writing to block 8 is prohibited and AND element 14 does not work. It also does not work in the absence of failure detection by blocks 11 of each channel (in this case, the output of memory configuration memory block 8 is equal to O). S110 In the event that the element 14 fails, the code from block 9 is summed up with 0 and copied from block 12 to block 9. At the overflow output of block 12, the zero signal is present, and in block 8, the information for error is recorded. In the absence of detection of correctness (O at the output of block 8), the contents of the imaging unit 13 increase by one, and in the following. it will also detect failures for the next section. When the shaper 13 overflows, the number of the first by the count section is set in it. Upon detection of a malfunction of the section, the change of the section number does not occur and in the next cycle performs an analysis of failures of the same section. This allows you to more quickly determine the sections in which the permanent OTKEYS Block 4 (Fig. 2) works as follows. When applying to its control BJto, combinations of signals 000,, 010, 100, at the output of element 32 and element AND 33 are code O, elements AND 22-24 do not work, and through element HE 34 the operation of elements AND 25-27 is permitted. At the same time, at the output of the SHSh 21 element, the major information is formed. When applying to the control inputs of the block 4 of the combination 111, the AND-NE 31 element is triggered, the O code is generated at the output and the And 33 element output, and the block 4 works in the same way as described. When applying to the control inputs of block 4 of the combination of signals 011 (101, 110), code 1 is generated at the outputs of the element AND-31, the materialeous element 32 and element 33, which allows the triggering of the elements 23-23 on the second input AND through the element NOT 34 prohibits the creation of elements AND 25-27. When code 011 (101,110) is applied on the element element NO 28 (29.30), code 1 is formed and the triggering of element 22 is enabled (23.24) and element 2323 (22.24, 22.23) is triggered, while O codes from the outputs of the elements NOT (28.30, 28.29). As a result, the output element And 22 (23,24), the element OR 21 and the output of block 4 receives the code from the third (second, first) information input. From the description of the operation of the entire device, it can be seen that the device provides an analysis of no more than one single section in each cycle. This allows protection against a rapid depletion of the device reserve with an increased failure rate. If, nevertheless, such a depletion of the reserve occurs (it is exhaustive in setting the configuration code 111 before the device is no longer operational), then by increasing the time between consecutive signal feeds to input 18, you can achieve additional protection from rapid depletion of the reserve without changing the structure of the device. Thus, the proposed device eliminates the premature fixation of the failure of the redundant unit and provides protection against rapid depletion of the reserve, which significantly increases the reliability of the entire device.
ii