Изобретение бтноситс к импульсной технике и может быть использовано в цифровых устройствах и системах различнбго назначени в качестве пересчетных устройств и многоустойчивых элементов по любому целому основанию, делителей частоты, распределителей импульсов и регистров. Известно устройство, содержащее п последовательно соединенных в кол цо RS-триггеров, построенных на трех элементах И-НЕ, счетный вход, вход начальной установки, пр мые и инвер ные выходы 1 . Известно кольцевое пересчетное устройство, содержащее входную шину , шину установки и Г разр дов, каждый из которых содержит три элемента И-НЕ, в каждом разр де входна шина соединена с первым входом первого элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с вторым входом первого и первым входом третьего элемента И-НЕ, выход последнего из которых соединен с вторым входом второго элемента И-НЕ и с вторым входом третьего элемента И-НЕ предыдущего в кольце разр да, выход первого элемента И-НЕ которого соединен с третьими входами первого и второго элементов И-НЕ последующего в кольце разр да, шина установки соединена с четвертым входом второго элемента И-НЕ первого разр да и р третьими входами третьих элементов И-НЕ других разр дов С2 3. Однако известные устройства не реализуют режим асинхронного распределени ,-, что сужает функциональные возможности. Цель изобретени - расширение фун циональных возможностей путем реализации режима асинхронного распределени импульсов. Указанна цель достигаетс тем, что в кольцевое пересчетное у устройство , .содержащее входную шину, шину установки им разр дов, каждый из которых содержит три элемента И-НЕ, в каждом раз) де входна шина соединена с первым входом первого элемента И-НЕ,ш ход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с вторым вхо дом первого и первым входом третьего элементов И-НЕ, выход последнего из которых соединен с вторым входом второго элемента ИгНЕ и с вторым входом третьего элемента И-НЕ предыдущего в кольце.разр да,, выход первого элемента И-НЕ которого соединен с третьими входами первого и второго элементов И-НЕ последующего в кольце разр да, шина установки соединена с четвертым входом второго элемента И-НЕ первого разр да и с третьими входами третьих элементов И-НЕ других разр дов, введена шина управлени , а в каждый разр д введены элемент задержки и четвертый элемент И-НЕ, первый и второй входы которого соединены соответственно с шиной управлени и с выходом второго элемента И-НЕ, четвертый вход первого элемента И-НЕ соединен с п тым входом первого элемента И-НЕ предыдущего в кольце разр да и с выходом элемента задержки последующего в кольце разр да, выхоД четвертого элемента И-НЕ которого соединен с входом элемента задержки, в каждом разр де, кроме первого, выход первого элемента И-НЕ соединен с четвертым входом третьего элемента И-НЕ, выход первого элемента И-НЕ первого разр да соединен с третьим входом третьего элемента И-НЕ На чертеже изображено трехразр дное кольцевое пересчетное устройство . На чертеже обозначены элементы И-НЕ , 2 1-2«3 и , входна шина Ц, шина 5 управлени , шина 6 установки, выходы , и соответственно элементов ИН , , , выходы , и соответственно элементов И-НЕ 2 2, , и , выходы соответственно элементов И-НЕ 2«3, и , элементы И-НЕ и элементы задержки. Выходы элементов Й-НЕ соединены соответственно с первыми входами элементов И-НЕ , с первыми входами элементов И-НЕ , с первыми входами элементов И-НЕ , и, и с вторыми входами элементов И-НЕ , и , выходы которых соединены соответственно с третьими входами элементов И-НЕ , и с первыми входами элементов И-НЕ , и и с вторыми входами элементов И-НЕ , и , выходы которых соединены соответственно с третьими входами элементов И-НЕ 3.1, . , , шина 5 управлени соединена с вторыми входами элементов ИНЕ 10, и , выходы которых соединены соответственно- с входами элементов , и задержки , выходы которых соединены соответственно с третьими входами элементов И-НЕ , и ,с четвертыми , входами элементов И-НЕ , и , п тые входы которых соединены с входнойшиной k, шина 6 установки соединена с четвертыми входами элементов И-НЕ , и 3-3. Элементы И-НЕ состав- л ют первое триггерное устройство, элементы И-НЕ составл ют второе триггерное устройство и элементы И-НЕ - третье триггер ное устройство. Выходы в л ютс пр мыми выходами соответствующих триггерных устройств, выходы вл ютс инверсными выходами триггерных устройств и выходы - импульсными выходами триггерных устройств. Устройство работает следующим об разом. После подачи положительного имiпульса по шине 6 и при наличии уров :н хюгического нул на шине 5 на вы ходах 7 устанавливаетс код 100. При поступлении по шине j перв го импульса на выходах уста навливаетс код 010, после поступле НИИ второго импульса по шине уст1 84 ройство переходит в состо ние 001, т.е. происходит, например, счет импульсов . Дл перевода устройства в асинхронный режим распределени необходимо установить устройство с состо ние 100 и подать на шины t и 3 потенциал логической единицы, при этом срабатывает элемент И-НЕ первого триггерного устройства и переключает второе триггерное устройство в единичное состо ние. Единичный сигнал с выхода через элементы И-НЕ 10 и элемент задержки обеспечивает на выходах элементов И-НЕ единичный потенциёл. После этого срабатывает элемент И-НЕ и переключает третье триггерное устройство, сиг-нал с выхода которого обеспечивает единичный уровень на выходах элементов И-НЁ и и т.д. Максимальна частота переключени триггерных устройств соответствует случаю , когда врем задержки сигнала с выходов элементов 1( равно нулю. Врем задержки можно измен ть в каждом конкретном случае известными способами и тем самым управл ть режимом распределени . Таким образом, введение в устройство шины управлени и в каждый разр д элементов И-НЕ и задержки обусловливает работу кольцевого пересчетного устройства в управл емом синхронном режиме распределени импульсов и, следовательно, увеличи-. вает степень унификации устройства.The invention is applied to the pulse technique and can be used in digital devices and systems of various purposes as scaling devices and multistable elements on any integral basis, frequency dividers, pulse distributors and registers. A device is known that contains n RS-flip-flops connected in series in a ring built on three AND-NES elements, a counting input, an initial installation input, direct and inverse outputs 1. A ring scaling device is known which contains an input bus, an installation bus and G bits, each of which contains three NAND elements, in each bit the input bus is connected to the first input of the first NAND element, the output of which is connected to the first input of the second element NAND, the output of which is connected to the second input of the first and first input of the third NAND element, the output of the last of which is connected to the second input of the second NAND element and to the second input of the third NAND element of the previous one in the ring of the discharge, the output of the first element -NOT which is connected to the third inputs of the first and second elements of the NAND subsequent bit in the ring, the installation bus is connected to the fourth input of the second NAND element of the first bit and p the third inputs of the third elements of the NAND other bits C2 3. However known devices do not implement the asynchronous distribution mode, -, which reduces the functionality. The purpose of the invention is to expand the functional capabilities by implementing the asynchronous pulse distribution mode. This goal is achieved by the fact that in an annular counting device, containing an input bus, an installation bus with bits, each of which contains three AND-NOT elements, each time the input bus is connected to the first input of the first AND-NOT element, W the course of which is connected to the first input of the second NAND element, the output of which is connected to the second input of the first and the first input of the third NAND element, the output of the last of which is connected to the second input of the second element IgnE and to the second input of the third NAND element previous in ring On the other hand, the output of the first element AND-NOT of which is connected to the third inputs of the first and second elements AND-NOT the next bit in the ring, the installation bus is connected to the fourth input of the second element AND-NOT the first discharge and to the third inputs of the third AND elements NOT other bits, a control bus is inserted, and a delay element and a fourth NAND element, the first and second inputs of which are connected respectively to the control bus and with the output of the second NAND element, the fourth input of the first NAND element, are inserted into each bit. connected to the fifth input m of the first NAND element of the previous one in the ring of the discharge and with the output of the delay element of the subsequent discharge in the ring, the output of the fourth element of the NAND of which is connected to the input of the delay element, in each discharge, except for the first, the output of the first AND NAND element is connected with the fourth input of the third NAND element, the output of the first NAND element of the first bit is connected to the third input of the third NAND element. The drawing shows a three-bit ring scaler. In the drawing, the elements AND-NOT, 2 1-2 "3 and, input bus C, control bus 5, installation bus 6, outputs, and respectively IN,,, outputs, and respectively AND-HE elements 2 2,, and , the outputs, respectively, of the elements AND-NOT 2 "3, and, the elements of AND-NOT and the delay elements. The outputs of the N – N elements are respectively connected with the first inputs of the N – I elements, with the first inputs of the N – I elements, with the first inputs of the N – I elements, and, and with the second inputs of the N – I elements, and whose outputs are connected respectively with the third inputs of elements AND-NOT, and with the first inputs of elements AND-NOT, and with the second inputs of elements AND-NOT, and whose outputs are connected respectively with the third inputs of elements AND-NOT 3.1,. , the control bus 5 is connected to the second inputs of the elements of the InE 10, and whose outputs are connected respectively to the inputs of the elements, and delays, the outputs of which are connected respectively to the third inputs of the AND-NOT elements and, with the fourth, the inputs of the AND-NOT elements and, the fifth inputs of which are connected to the input bus k, the installation bus 6 is connected to the fourth inputs of the AND-NAND elements, and 3-3. The elements of AND-NON make up the first trigger device, the elements of N-NON constitute the second trigger device, and the elements of NID - the third trigger device. The outputs in the direct outputs of the respective trigger devices, the outputs are the inverse outputs of the trigger devices, and the outputs are the pulse outputs of the trigger devices. The device works as follows. After a positive impulse is fed through bus 6 and in the presence of a level: a hygienic zero, code 100 is set at outputs 7, code 100 is set. When the first pulse arrives at the output j, a code 010 is set at the outputs of the second impulse on the bus set 84 The state passes to the state 001, i.e. For example, a pulse counting occurs. To put the device into asynchronous distribution mode, it is necessary to set the device with state 100 and apply the potential of logical unit to busses t and 3, and the AND-NE element of the first trigger device is triggered and switches the second trigger device to the unit state. A single signal from the output through the elements AND-NOT 10 and the delay element provides at the outputs of the elements AND-NOT a single potential. After this, the NAND element is triggered and switches the third trigger device, the signal from the output of which provides a single level at the outputs of the NAND elements and so on. The maximum switching frequency of the trigger devices corresponds to the case when the delay time of the signal from the outputs of elements 1 (is zero. The delay time can be changed in each case by known methods and thereby control the distribution mode. Thus, the introduction to the control bus device and each the discharge of NAND elements and delays determines the operation of the ring scaler in the controlled synchronous mode of pulse distribution and, therefore, increases the degree of unification of devices .