SU1045231A1 - Микропроцессор - Google Patents

Abstract

1.МИКРОПРОЦЕССОР, содержащий блок обработки данных, блок микропрограммного управлени , блок пам ти и конвейерный регистр, инфоргаационныД вход, синхровход, первый , второй и третий выходы которого соединены с первым выходом блока пам ти , синхровходом микропроцессора, управл ющим выходом микропроцессора входом кода микрокоманды блока обработки данных и входом дешифрации флагов блока микропрограммного управ лени , вход начальной установки, адресный выход,вход управлени  переходами , вход признаков и выходпризнаков блока микропрограммного управлени  подключены соответственно к входу начальной установки микропроцесс ра, адресному входу и второму выход блока пам ти, выходу переноса и вхо переноса блока обработки данных, информационный вход, информационный выход и адресный выход которого соединены соответственно с информационным входом, информационным выходом и адресным выходом микропроцессора, отличающийс  тем, что, с целью сокращени  оборудовани , он содержит два триггера, дваэлемента И и элемент И-НЕ, первый и второй входы и выход которого подключены соответственно к управл ющему выходу блока микропрограммного управлени , выходу первого триггера и информационному входу первого триггера , первый и второй входы и выход первого элемента И соединены соответственно с синхровходом микропроцессора , выходом элемента И-НЕ и синхровходом блока микропрограммного управлени , первый и второй входы и выход второго элемента И подключены соответственно к синхровходу микропроцессора, выходу второго триггера и синхровходу блока обработки данных, сихровходы и установоч-Г ные входы обоих триггеров соединены с синхровходом и входом начальной , f установки микропроцессора, а информационный вход второго триггера подключен к выходу первого триггера.

Description

2. Микропроцессор по п.1, о тличаюцийс  тем, что блок микропрограммного управлени  содержит регистр адреса, дешифратор функций, две группы элементовИ, группу триггеров, элемент ИЛИ, дешифратор переходов и группу селекiTOpOB , первые и в.торые информационные входы, управл ющие входы и выходы которых соединены соответствен JHO с входом управлени  переходами блока,выходами регистра адреса,выходами дешифратора переходов и информационными входами регистра адреса , синхровход, установочный вход и выходы регистра адреса подключены соответственно к синхровходу, входу начальной установки и адресному выходу блока, вход и один из выходов дешифратора переходов соединены соответственно с входом управлени  переходами и управл ющим выходом блока информационные входы, синхровходы i и выходы триггеров группы подключены соответственно квходу признаков блока, выходам соответствующих элементов И первой группы и первым входам соответствующих элементов И второй группы, первые входы элементов И первой группы соединены с синхровходом блока, вход и выход дешифратора функций подключены соответственно квходу дешифрации флагов , и вторытл входам соответствующих, элементов И первой и второй группы, входы элемента ИЛИ соединены с одним из| выходов дешифратора функций,и выходами элементов И второй группы, а выход элемента ИЛИ подключен к выходу признаков блока.

Изобретение относитс  к вычислительной технике и может быть использовано дл  обработки данных в системах управлени . Известен микропроцессор, содержа щий центральный блок обработки данных , блок микропрограммного управлени , блок микропрограммной пам ти , конвейерный регистр, два регист ра и элемент , Недостатком данного устройства  вл етс  избыточность микропрограммной пам ти вследствие того, что при выполнении каждого условного перехода в микропрограмме предусматриваетс  холоста  микрокоманда Наиболее близок к предлагаемому по технической сущности микропроцес сор,, который содержит, центральный блок обработки данных, блок микропрограммного упра влени , конвейерный регистр и блок микропрограммной пам ти. В микропроцессоре используетс  конвейерный принцип выполнени  микрокоманд, который заключает с  в том, что -в одном микрокомандно цикле одновременно с выполнением те кущей микрокоманда, наход щейс  на конвейерном регистре. Производитс  выборка следующей микрокоманды. При этом выборка микрокоманды оперетает на цикл ее выполнение 2. Однако при выполнении условных переходов следующа  после условного перехода микрокоманды выбираетс  раньше, чем формируетс  логическое условие, определ ющее направление перехода. Поэтому при каждом условном переходе в микропрохрамме предусматриваетс  холоста  микрокоман-; да, выполн юща  функцию задержки на один цикл. Если учесть, что в реаль них микропрограммах один условный переход приходитс  в среднем на 57 выполн е№лх микрокоманд, то 15-20% дорогосто щей микропрограммной пам ти оказываетс  избыточным. Цель изобретени  - сокращениеоборудовани  в. части микропрограм .лной. пам ти микропроцессора. Поставленна  це.пь достигаетс  тем, что в микропроцессор, содержащий блок обра.ботки данных, блок микропрограммного управлени ., блок пам ти и конвейерный регистр, информационный вход, синхровход, первый, второй и третий выходы которого со ,единены соответственно с первым выхо;дом блока пам ти,, синхровходом микропроцессора , управл ющим выходом микропроцессора , входом кода микрокоманды блока обработки данных и входом дешифрации флагов блока микропрограммного управлени , вход начальной установки, адресный выход вход управлени  переходами, вход I признаков и выход признаков блока микропрограммного управлени  подключены соответственно к входу начальной установки микрб процессора, адресному входу и второму выходу блока пам ти, выходу переноса и входу переноса блока об гработки данных, информационный вход, информационный выход и адресный выход которого соединены соответствен но с информационным входом, информационным выходом и адресным выходом микропроцессора, введены два триггера , два элемента И и элемент. И-НЕ, первый и второй входы и выход которого подключены соответственно к управл ющему выходу блока микропрограммного управлени , выходу первого триггера и информационному входу первого триггера, первый и второй входы и выход первого элемента И соединены соответственно с синхровходом микропроцессора, выходом элемента И-НЕ и синхровходом блока микропрограммного управлени , первый и второй входы и выход второго элементаИ подключены соответственно к синхровходу микропроцессора,выходу второго триггера и синхровходу блока обработки данных, синхровходы и установочные входы обоих триггеров соединены с синхровходом и входом начальной установки микропроцессора , а информационный вход второго триггера подключен к выходу первого триггера,

Кроме того, блок микропрограммного управлени  содержит регистр адреса , дешифратор функций, две группы элементов И, группу триггеров, элемент ИЛИ, дешифратор переходов и группу селекторов, первые и вторые информационные входы, управл ющие входы и выходы которых соединены соответственно с входом управлени  переходами блока, выходами регистра адреса, выходами дешифратора переходов и информационными входами регистра адреса , синхровход,установочны вход и выходы регистра адреса подключены соответственно к синхровходу, входу Начальной установки и адресному выходублока , вход и один из выходов дешифратора переходов соединены соответственно с входом управлени  переходами и управл ющим выходом блока, информационные входы, синхровходы и выходы триггеров группы подключены соответственно к входу признаков бло ка, выходам соответствующих элементов И первой группы и первым входам соответствующих элементов И второй группы, первые входы элементов И пер вой группы соединены с синхровходами блока, вход и выходы дешифратора функций подключены соответственно к входу дешифрации флагов и вторым входам соответствующих.элементов И первой и второй группы, элемента ИЛИ соединены с одним 1из выходов д шифратора функций и. выходами элементов И второй группы, а выход элемента ИЛИ подключен к выходу признаков блока.За счет исключени  холостых микрокоманд из микропрограммы сокращаетс  микропрограммна  пам ть.

На фиг. 1 представлена структурна  схема микропроцессора; на фиг.2- функциональна  схема блока, обработки .данных,-на фиг.З - функциональна  схема блока микропрограммного управлени ; на фиг. 4-алгоритм микропрограммы; на фиг. 5 - временна  диаграмма выполнени  микропрогрс1ммы.

Микропроцессор содержит (фиг. 1) блок 1 обработки данных, информационный вход 2 которого  вл етс  информационным входом микропроцессора, а выходы 3 и 4  вл ютс  соответствен10 но адресным и информационным выходами микропроцессора,блок 5 микропрограммного управлени , блок 6 пам ти, конвейерный регистр 7, выход 8 которого  вл етс  управл ющим выходом микропроцессора, элемент И 9, эле5 мент И-НЕ 10, триггеры Ни 12, элемент и 13, синхровход 14 и вход 15 начальной установки.

Адресный выход 16 блока 5 соединен с адресным входом блока 6,пер0 вый выход которого соединен с входом 17 управлени  переходами блока 5. Второй выход блока 6 соединён с информационным входом регистра 7 первый выход которого соединен вхо5 дом 18 управлени  дешифрацией флагов блока 5. Второй выход регистра 7 соединен с входом 19 кода микрокоманды блока 1, выход 20 переноса которого соединен с входом 21 приз0 наков блока 5. Выход 22 признаков блока 5 соединен с входом 23 переноса блока 1. Управл ющий выход 24 блока 5 соединен С входом элемента 10, выход которого соединен с ин5 формационным входом триггера 11 и входом элемента 9. Выход триггера 11 соединен с информационным входом триггера 12 и входом элемента 10. Выход триггера 12 соединен с входом элемента 13, выход которого

0 соединен с синхоовходом 25 блока 1. Выход элемента 9 соединен с синхровходом 26 блока 5. Вход 15 начальной установки соединен с входами начальной установки блока 5 и триг5 гера 11 и 12. -Входы элементов 9 и 10 и синхровходы регистра 7 и триггера 11 и 12 соединены с синхровходом 14 микропроцессора.

Блок 1 обработки данных {фиг.2)

0 содержит дешифратор 27 микроприказов , сумматор 28, элементы И 29, ИЛИ 30 и НЕ 31, группы элементов И 32-36, группу элементов ИЛИ 37,счетчик 38 адреса, сдвиговый регистр 39,

5 элементы И 40-47;элементы ИЛИ 48-50, триггер 51 и элемент НЕ 52, Вход дешифратора 27  вл етс  входом 18 .блока 1. Выходы дешифратора 27 соединены с входами элементов 40-44,. вхо0 дами групп элементов 32-34-и 36,входами элементов 48 и- 49, входом, i мента 46 и входом элемента 52. Выход элемента 49 соединен с входом элемента 45. Выход элемента 40 соединен 5 f входом установки в О счетчика 38, к -счетному входу которого подклю чен выход элемента 41, а к выходу занесени  - выход элемента 42. Выход элемента 43 соединен с входом установки в О регистра 39, тактирую щий вход которого подключен к выход элемента 44, Выход элемента 45 соед иен с входами занесени  регистра. 39 и триггера 51,Выход элемента 48,сое динен с входами группьа элементов 35 К информационному входу 2 блока 1 подключены входы сумматора 28, входы элементов 29,30 и входа элементо 35, Выход сумматора 28 соединен с входами группы элементов 32, Выходы групп элементов 29,30 и 31 соединен® соответственно с входами групп элементов 33,34 и 36,Выходы групп элем тов 32-36 соединены с входами групп ..элементов 37,выхотрз1 которых подключе - Ы к информацйонн);лм входам счетчика 38 регистра 39, Выходы счетчика 38 и регистра 39  вл ютс  соответственно адресным выходом 3 и информационным выходом 4 блока 1, Выход регистра 39 соединен с входами сумматора 28, и входами групп элементов 29-31, К входу 25 блока 1 полключены вх , да элементов 40-45 „ Вход переноса су№-1атора 28 и вход первого сдвига регистра 39 соединены с входом 23 переноса блока 1. Выход переноса сумматора 28 соединен с информацион ным пхолом триггера 51, выход которого соединен с входом элемента 47. Выход правого сдвига регистра 39 по ключен к входу элемента 46,Выход эл мента 52 соединен с входом элемента 47, Выходы элементов 46 и 47 соединены с входами элемента 50, выхо которого  вл етс  выходом 20 перено са блока 1с Блок 5 (фиг, 3) содержит регистр 53 адреса, дешифратор 54 функ.ций, группу триггеров 55 флагов, группу элементов И 56 и 57, деыифрат.ор 58 переходов, элементы ИЛИ 59и И 60 и элемент ИЛИ -62. Элементы 59-61 . образуют группу селекторов К входам 17 управлени  переходами блока .подключены входы дешифратора 58 и Входы элементов 60. Выходы дешифра торп 58 соединены с входами группы элементов 60 и инверсными входами ;группы элементов 61. Первый выход дешифратора 58  вл етс  выходом 24 блока 5, Выходы групп элементов 60 и 61 соединены с входами групп элементов 59, выходы которых подклю чены к информационным входам регист ра 53, Вход 21 б71ока 5 соединен с входом первого элемента И rpynotii элементов 60 и информационными входами группы триггеров 55,, Вход дешифратора 54  вл етс  входом 18 бло ка 5. Выходы данифратора 54 соединены с входами группы элементов 56 и 57 о Первый выход дешифратора 54 соединен с входом элемента 62, выход которого  вл етс  выходом 22 блока 5, К синхровходу 26 бло-ка 5 подключены входы группы элементов 56 и вход занесени  регистра 53, вход установки в О ,которого  вл етс  входом 15 начальной установки блока 5,, йзахода группы элементов 56 соединены с входами занесени  группы триггеров 55, выходы которых соединены с входами групп 3JjeMeHTOB 57. Выходы группы элементов 57 соединены с входами элемента 62 „ Выходы регистра 53  вл ютс  адресными выходами 16 блока 5 и соединенЕл с входами элементов 61 „ На фиг. 4 показан алгоритм микро™ программы, на примере выполнени  которой по сн етс  принцип работы микропроцессора . Символами Mi обоэначены отд(2льные микрокоманды, а символом А -- провер емое логическое ус ловив. На временных диаграммах выполнени  алгоритма микропрограмг/м прин ты следуюш.ие обозначени : 63 - синхроимпульсы на входе 14 микропроцессора; 64 - коды микрокоманд на выходе блока 6; 65 - коды микрокоманд на выходе регистра 7; 66 - сигнал начальной установки на входе 15 микропроцессора; 67 - сигнал на выходе 24 блока 5; 68 - сигнал на выходе триггера 11; 69 - сигнал на выходе элемента 10; 70 импульсы на выходе элемента Э; 71 - сигнал на выходе триггера 12; 72 - импульсы наг выходе элемента 13; 73 - сигнал услови  на. входе 21 блока 5 Дл  приведени  микропроцессора в исходное состо ние на вход 15 подаетс  сигнал 66 начггльной установки . По этому сигналу регистр 53 ка 5 и триггер 12 устана.вливаютс  в О, а триггер 11 устанавливаетс  в По нулевому адресу,- у станов ленному на выходе 16 блока 5, из блока 6 выбираетс  микрокоманда М (64), Операционна  часть микрокоманды М поступает на информационный вход регистра7, а адресна  часть на вход 17 блока 5, Адресна  часть микрокоманды состоит из двух полей- адресного пол  и пол  управлени  переходами Сигналы, соответствующие а.дресному полю,, поступают на входы групп.элементов 60, Сигналы, соответствующие полю управлении пёрЪходами , поступают на вход дешифратора 58, В поле управлени  переходами адресной части микрокоманда Ml задаетс  эезусловный переход к микро команде М2„ Поэтому единичный сигнал вырабатываетс  на одном из выходов, кроме первого дешифратора 58. Этим сигналом разре; аетс  прохождение а.цресного пол  через одну из групп элементов 60 и 59 на информационные входы регистра 53, Так как на остальных выходах дешифратора 58 присутствуют нулевые сигналы, то элементы 60 остальных групп оказываютс  закрытыми. На информационные входы регистра 53 через группы элементов 61 и 59 передаетс  код с выхода регистра 53. Таким образом, на информационных входах регистра 53 формируетс  адрес микрокоманды Так как на упра;вл ющем выходе 25 присутствует нулевой сигнал 67,то единичный сигнал 69 поступает на входы триггера 11 и элемента 9, Пр поступлении синхроимпульса 6t3 на вход 14 на выходе элемента 9 вырабтываетс  импульс 70, Одновременно микрокоманда Ml заноситс  в конвейерный регистр 7, Однако код микрокоманды Ml (65) по вл етс  на выхо регистра 7 через врем  t. t определемое временем задержки занесени  в регистр 7, На вход 25 блока 1 импульс 72 не поступает, так как элемент 13 закрыт нулевым сигналом 71 с выхода триггера 12, По заднему /фронту синхроимпульса 63 в триггер 11 в соответствии с сигналом .69 заноситс  , а в триггер 12 в соответствии с сигналом 68 также заноситс  . В результате этого сигнал 68 не мен ет единичного значени , а сигнал 71 принимает единичное значение и открывает элемент 13. По заднему фронту импульса 70 адрес микрокоманды М2 заноситс  в регистр 53, Однако микрокоманда М2 по вл етс  на выходе блока 6 (64) через врем  1, , определ емое временем занесени  в регистр 53 и временем выборки из блока 6. В адресной части микрокоманды М 2 задаетс - условный переход к следующей микрокоманде (по значению услови  А). Поэтому единичный сигнал вырабатываетс  на первом выходе дешифратора 58. Сигнал 67 принимает единичное значение, а адрес следующей микрокоманды формируетс  в блоке 5 с учетом значени  сигнала 73 логического услови , поступающего на вход 21 блока 5, Сигнал 69 на выходе элемента 10 принимает нул вое значение и закрывает элемент 9, При поступлении второго синхроимпульса 63 одновременно с занесением микрокоманды М2 в регистр 7 на выходе элемента 13 вырабатываетс  импульс 72, По переднему фронту импульса 72 блок 1 начинает выполнение микрокоманды Ml (6.5) , хранимой на регистре .7 р В зависимости от кода микрокоманды блок 1 выполн ет арифметико-логические и сдвговые операции. Дешифратор 27 декодирует код микрокоманды и вырабатывает на одном из своих выходов сигнал соответствующего микроприказа.

Арифметико-логические операции выполн ютс  в блоке 1 над двум  операндами , один из которых находитс  в регистре 39, а другой поступает на информационный вход 2, Причем на -выходе сумматора 28 формируетс  значение арифметической суммы слагаемых с учетом значени  входного переноса, сигнал которого поступает на вход 23 блока 1. Если при этом

0 происходит переполнение разр дной . сетки сумматора 2.8, то на выходе пе реноса сумматора 28 вырабатываетс  единичный сигнал и поступает на информационный вход триггера 51, На выходах элементов 29 формируетс 

5 конъюкци , а на выходах элементов 30 - дизъюнкци  операндов. Кроме того, на выходах элементов 31 формируетс  инверсное значение кода , содержащегос  в регистре 39,По

0 единичному сигналу с одного из йыходов дешифратора 27 значение результата операции поступает через одну из групп элементов 32-36 и группу элементов 37 на информацион5 ные входы счетчика 38 и регистра 39, По переднему фронту импульса с выхода одного из элементов 40-45 производ тс  различные действи  со счетчиком 38 и регистром 39 (установка

0

О

занесение, сдвиг, прибавв

ление к содержимому). На выходе элемента 9 импульс 70 не вырабатываетс , вследствие чего на выходе 16 блока 5 сохран етс  адрес

5 микрокоманды М2. По заднему фронту второго синхроимпульса 63 триггер 11 устанавливаетс  в О , в результате чего сигнал 69 принимает единичное значение и открывает элемент 9, Триггер 12 не измен ет единичного состо ни . При поступлении третьего синхроимпульса 63 микрокоманда М2 оп ть заноситс  в регистр 7 (65), Одновременно по переднему фронту импульса 72 блок 1 выполн ет микро5 команду М2, в результате чего формируетс  значени  сигнала 73 логического услови . По адресной части микрокоманды М2 и значению логического услови  в блоке 5 формируетс 

0 адрес микрокоманды МЗ или М4. Например , по единичному значению сигнала 73 услови  в блоке формируетс  адрес микрокоманды М4, По заднему фронту третьего синхроимпульса 63

5 триггер 11 устанавливаетс  в , а триггер 12 в О, Сигнал 71 с его выхода закрывает элемент 13, .По заднему фронту импульса 70 блок 5 выдает на выход 16 адрес микрокоман0 ды М4, Микрокоманда М4 выбираетс  из блока 6 (64), Так как в адресной части микрокоманды М4 задаетс  безусловный переход к микрокоманде М5, сигнал 67 принимает нулевое значе5 нив, вследствие чего сигнал 69 принимает единичное .значение. По четвертому синхроимпульсу 63 микрокоманда М4 заноситс  в регистр 7 (65), На выходе.элемента 13 импульс 72 не вырабатываетс , чем предупреждаетс  повторное выполнение блоком 1 йикрокоманды М2. По заднему фронту четвертого синхроимпульса 63 триггер 12 устанавливаетс  в , а триггер 11 не мен ет единичного состо ни . По заднему фронту импульса 70 блок 5 выдает адрес микрокоманды МБ, вследствие чего микрокоманда М5 выбираетс  из блока 6. При поступлении следующего синхроимпульса 63 микрокоманда М5 заноситс  в регистр 7, блок 1 выполн ет микрокоманду М4, а блок 5 формирует адрес следующей микрокоманды и т.д. При вЕлполненин многих операций блок 1 обращаетс  к блоку внешней пам ти или внешнему устройству, выставл   на адресный выход 3 микрогфоцессора соответствующий адрес. Блок внешней пам ти и внешние устройства , с которыми взаимодействует микропроцессор, не показаны. Если необходимо записать информацию в блок внешней пам ти или внешнее устройство, что указываетс  в микрокоманде , на управл ющем выходе 8 микропроцессора устанавливаетс  сигнал , соответствующий режиму записи. Записываемые данные из блока 1 выдаютс  на информационный выход 4. При чтении информации из блока внешней пам ти или внешнего устройства на yпpaвJl ющий выход 8 поступает сигнал чтени , а считываемые данные передаютс  в блок 1 с информационного входа 2, Код, поступающий с первого выхода регистра 7 на вход 18 блока 5, определ ет функцию управлени  логикой флагов, котора  4 - I ™-..rTi..JL. ™-t

заключаетс  либо в установ-лении выбранного флага в соответствии со значением сигнала на. входе 21 блок .а 5, либо в выдаче содержимого выбранного флага или значений О и на выход 22 блока 5. Работа блока 5 при этом заключаетс  в следутацем . В соответствии с кодом,поступающим на вход 18. блока 5, на одном из выходов дешифратора 54 вырабатываетс  управл ющий сигнал. Если производитс  установка одного из триггеров 55, то по единичному сигналу с выхода дешифратора 54 . открываетс  один из.элементов 56.

5 При поступлении синхроимпульса на вход 26 блока 5 на выходе элемента 56 вырабатываетс  импульс, по заднему фронту которого п соответствующий триггер .ЬЬ заноситс  значение сигнала на входе 21. блока 5. Если значение одного из триггеров 55 выдаетс  на выход 22 блока 5, то по единичному сигналу с выхода дешифратора. 54 открываетс  один из

5 элементов 57 и содержимое триггера 55 поступает через элементы 57 и 62 на выход 22 блока,

Таким образом, предлагаемый n микропроцессор позвол ет выполн ть условные переходы в микропрограмме без использовани  холостых

микрокоманд,

Учитыва , что в реальных микропрограммах условный переход приходитс  в среднем на каждые 5-7 вы .полн емых микрокоманд, то использование предлагаемого микропроцессора позвол ет сэкономить в среднем 0 15-20% дорогосто щей микропрограммной пам ти (с 650 до 500 микрокоманд ) . ,,,

и

IB i6. f6

n

д)иеЛ

Claims (2)

1.МИКРОПРОЦЕССОР, щий блок обработки данных, ропрограммного управления, содержаблок микблок памяти и конвейерный регистр, информационный вход, синхровход, первый', второй и третий выходы которого соединены с первым выходом блока памяти, синхровходом микропроцессора, управляющим выходом микропроцессора, входом кода микрокоманды блока обработки данных и входом дешифрации флагов блока микропрограммного управления, вход начальной установки, адресный выход,вход управления переходами, вход признаков и выходпризнаков блока микропрограммного управления подключены соответственно к входу начальной установки микропроцессора, адресному входу и второму выходу блока памяти, выходу переноса и входу переноса блока обработки данных, информационный вход, информационный выход и адресный выход которого соединены соответственно с информационным входом, информационным выходом и адресным выходом микропроцессора, отличающийся тем, что, с целью сокращения оборудования, он содержит два триггера, два’элемента И и элемент И-НЕ, первый и второй входы и выход которого подключены соответственно к управляющему выходу блока микропрограммного управления, выходу первого триггера и информационному входу первого триггера, первый и второй входы и выход ~ первого элемента И соединены соот- § ветственно с синхровходом микропроцессора, выходом элемента И-НЕ и синхровходом блока микропрограммного управления, первый и второй входы и выход второго элемента И подключены соответственно к синхровходу микропроцессора, выходу второго триггера и синхровходу блока обработки данных, сихровходы и установоч ные входы обоих триггеров соединены с синхровходом и входом начальной установки микропроцессора, а информационный вход второго триггера подключен к выходу первого триггера.

ТШ^0Г^яо'П5 фие-1

2. микропроцессор по п.1, о тличающийся тем, что блок микропрограммного управления содержит регистр адреса, дешифратор функций, две группы элементов И, группу триггеров, элемент ИЛИ, дешифратор переходов и группу селек:торов, первые и в.торые информационные входы, управляющие входы и выходы которых соединены соответствен (Но с входом управления переходами блока, 'выходами регистра адреса,выходами дешифратора переходов и информационными входами регистра адреса, синхровход, установочный вход и выходы регистра адреса подключены соответственно к синхровходу, входу начальной установки и адресному выходу блока, вход и один из выходов дешифратора переходов соединены со ответственно с входом управления переходами и управляющим выходом блокад информационные входы, синхровходы , и выходы триггеров группы подключены соответственно к входу признаков блока, выходам соответствующих элементов И первой группы и первым входам соответствующих элементов И второй группы, первые входы элементов И первой группы соединены с синхровходом блока, вход и выход дешифратора функций подключены соответственно к·входу дешифрации флагов и вторым входам соответствующих, элементов И первой и второй группы, входа элемента ИЛИ соединены с одним из| выходов дешифратора функций.и выходами элементов И второй группы, а выход элемента ИЛИ подключен к выходу признаков блока.