SU1290340A1 - Микропроцессор - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в информационных, управл ющих и вычислительных системах. Цель изобретени  - увеличение помехоустойчивости микропроцессора по отношению к сбо м пам ти. Микропроцессор содержит операционный блок, блок формировани  адреса и признака переноса , блок контрол  адреса, блок пам ти микрокоманд, регистр микрокоманд, блок пам ти кодов команд. Введение блока формировани  адреса и признака переноса, блока пам ти кодов команд и блока контрол  адреса обеспечивает достижение цели. 2 з.п. ф-лы, 4 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в информационных, управл ющих и вычислительных системах.

Цель изобретени  - повышение достоверности функционировани .

На фиг. 1 изображена функциональна  схема микропроцессора; на фиг. 2 - функциональна  схема операционного- блока; на фиг. 3 - функциональна  схема блока формировани  адреса и признака переноса; на фиг. 4 - функциональна  схема блока контрол  адреса.

Микропроцессор (фиг. 1) содержит операционный блок 1, информационный вход которого  вл етс  информационным входом 2 микропроцессора, а выходы 3 и 4 - соответственно вторыми и

Блок 12 (фиг. 4) содержит дешиф- ратор 81, две группы элементов И 82, 83 и два блока ИЛИ 84, 85. .

Микропроцессор работает следующим 5 образом.

Дл  приведени  микропроцессора в исходное состо ние на вход 6 подаетс сигнал начальной установки, при этом регистр 78 блока 5 устанавливаетс  в JO нулевое состо ние. В результате на выходе 19 блока 5 образуетс  нулевой адрес, который  вл етс  начальным ад ресом микропрограммы начальной загрузки . По этому адресу из блока 7 5 выбираетс  микрокоманда. Кажда  микрокоманда состоит из двух частей: адресной и исполнительной о Адресна  часть поступает на вход 20 блока 5 и через группы элементов И 61 и ИЛИ 63

первыми информационными выходами поступает на входы дешифратора 58 и

ропроцессора, блок 5 формировани  адр.еса и признака переноса, блок 6 начальной установки которого  вл етс  входом микропроцессора, блок 7 микропрограммной пам ти, регистр 8 микрокоманд, выход 9 которого  вл етс  выходом управлени  обращением к внешней пам ти микропроцессора, блок 10 пам ти кодов команд, вход 11 синхронизации , блок 12 контл5ол  адреса, группы входов 13 и 14 которого  вл ютс  соответственно контрольными входами микропроцессора дл  указани  сегментов подключенной пам ти и указани  запрещенных дл  записи сегментов пам ти. Позици ми 15-28 обозначены входы и выходы микропро-. цессора

Блок 1 (фиг. 2) содержит дешифратор 29 мнкроконструк,ций, дешифратор 30 выбора регистра, группу элементов И 31, группу регистров 32, группу, элементов И 33, блоки элементов ИЛИ 34, И 35, 36, ИЖ 37, И 38, 39, ИЛИ 40, НЕ 41, ИЛИ 42, И 43-47, ИЛИ 48, сумматор 49, элементы И 50, И 51, 52, регистр адреса 53, сдвиговый регистр 54, элементы И 55, 56, ИЛИ 57.

Блок 5 (фиг. 3) содержит дешифратор 58 микроинструкций, дешифратор 59 модификации, элемент НЕ 60, группы элементов, И 61, 62, блок ИЛИ 63, дешифратор 64 чтени , элементы И 65, 66, триггеры 67, 68, элементы И 69, 70, РШИ 71, блоки элементов И 72-76, блок ИЛИ 77, регистр 78 адреса, элементы ИЛИ 79, И 80,

290340 2

Блок 12 (фиг. 4) содержит дешиф- i ратор 81, две группы элементов И 82, 83 и два блока ИЛИ 84, 85. .

Микропроцессор работает следующим 5 образом.

Дл  приведени  микропроцессора в исходное состо ние на вход 6 подаетс  сигнал начальной установки, при этом регистр 78 блока 5 устанавливаетс  в JO нулевое состо ние. В результате на выходе 19 блока 5 образуетс  нулевой адрес, который  вл етс  начальным адресом микропрограммы начальной загрузки . По этому адресу из блока 7 5 выбираетс  микрокоманда. Кажда  микрокоманда состоит из двух частей: адресной и исполнительной о Адресна  часть поступает на вход 20 блока 5 и через группы элементов И 61 и ИЛИ 63

5

0

5

0

5

0

5

блтоков элементов И 72-76 групп.

Адресна  часть состоит из двух частей: в первой указываетс  тип перехода , а во второй адрес перехода. Сигналы, собтветствующие типу перехода , поступают на вход дешифратора 58, а сигналы адреса перехода поступают на вторые входы блоков элементов И 72- 75 групп В зависимости от того, на каком выходе дешифратора 58 образуетс  единичный сигнал, адрес следующей микрокоманды определ етс  либо безусловно по адресной части микрокоманды , либо с учетом состо ни  триггеров 67 и 68, либо с учетом сигнала, на входе 16 блока 5, либо по коду команды на входе 2 блока 5„ Адрес, образованный одним из вьшгеперечислен- иых способов, поступает через блок элементов ИЛИ 77 на информационный вход регистра 78 и по синхросигналу на входе 11 блока 5 записываетс  в регистр 78. Одновременно исполнительна  часть текущей микрокоманды записываетс  в регистр 8.

Исполнительна  часть микрокоманды состоит из п ти полей. Код первого пол , поступаюшлй на вход 23 блока 5, определ ет, в какой из триггеров (67 или 68) по синхросигналу записываетс  значение на входе 16 блока 5. Код повторного пол , поступающий на вход 24 блока 5, определ ет функцию дешифратора 64 чтени , в зависимости от которой на выходе 17 блока 5 образуетс  либо содержимое триггеров 67 или 68, либо значение логического нул  или единицы.

Код третьего пол , поступающий- на вход 25 блока 1, определ ет функцию операционного блока. Часть сиг- |налов этого пол  поступает на вход дешифратора 29 блока 1 и определ ет тип операции, а друга  часть поступает на вход дешифратора 30, выбирающего один из регистров 32 группы, который  вл етс  первым операндом вьшолн емой операции. Вторым операндом может быть либо код на входе 2 микропроцессора, либо содержимое регистра 54 блока 1. Над операндами блок 1 вьтолн ет арифметико-логические и сдвиговые операции.

Выбранные операнды с выходов блоков элементов ИЛИ 37 и 40 поступают на входы блоков элементов НЕ 41, ИЛИ 42, И 43, сумматора 49, на выходах которых образуютс  соответственно результаты логических операций НЕ ИЛИ, И или сумма операндов с учетом сигнала переноса, поступающего на вход 18 блока 1. При переполнении

сумматора на его выходе переноса об- 25 рого соответствует адресуемому сегразуетс  сигнал переноса, поступающи на вход элемента И 56, и при наличии единичного сигнала на втором входе элемента И 56, поступающего с выхода дешифратора 29, сигнал переноса че- рез элементы И 56, ИЛИ 57 поступает на выход 15 блока 1.

В зависимости от того, какие блоки элементов И 44-47 открыты единичным сигналом с выходов дешифратора 29, результат, соответствуюш 1й операции , поступает через соответствуйщий блок элементов И и элемент ИЛИ 48 на входы регистров 53, 54 и регистров 32 группы. Результат записываетс  в один из этих регистров в зависимости от наличи  единичного сигнала на входах элементов И 50, 51 или элементов И 31 группы. При наличии единичного сигнала на входе элемента И 52 результат в регистр 54 записываетс  со сдвигом на один разр д вправо, при этом на последовательный информционный вход регистра 54 данные цо- ступают с входа 18 блока 1, а данны с последовательного выхода регистра 54. через элементы И 55 и ИЛИ 57 поступают на выход 15 блока 1.

Код четвертого пол  регистра 8 поступает на.выход 9 микропроцессора и указьшает блоку внешней пам ти (не показан), какой тип операции (запись или чтение) вьтолн етс .

903404

Кроме того, этот сигнал поступает на вход элементов И 82 группы, обеспечива  разрешение прохождени  сигналов через элементы этой группы, при вьшолнении операции записи в блок внешней пам ти.

Работа блока 12 состоит в следующем . На группах входов 13 и 14 любым известным способом формируютс  fO единичные сигналы, указывающие соответственно сегменты адресного пространства пам ти, отсутствующие в данной конфигурации вычислительной пам ти , и сегменты подключенной внешней пам ти, запись в которые запрещена. Изменение номеров сегментов, запись в которые запрещена, может произво- дитьс  программным способом.

При обращении к внешней пам ти на выходе 3 микропроцессора формируетс  адрес  чейки пам ти, который поступает на вход дешифратора 81 блока 12, в результате чего на одном из выходов дешифратора 8, номер кото0

5 0 5 0 манд

5

менту пам ти, образуетс  единичный сигнал, поступающий на вход одного из элементов И 82, 83 группы. В том случае, если адресуемый сегмент отсутствует , на втором входе элемента И 83 группы также будет единичный сигнал, поступающий с группы входов 13 микропроцессора. Таким образом, на выходе блока ИЛИ 85 образуетс  единичный сигнал, сообщающий об отсутствии адресуемой  чейки пам ти. В том случае, если адресуемый сегмент пам ти запрещен дл  записи, на втором входе соответствующего элемента И также должен присутствовать единичный сигнал, поступаюшлй с групп входов 14 микропроцессора, а на третьем входе элементов И 82 группы присутствует сигнал записи, то на выходе блока ИЛИ 83 образуетс  сигнал о запрете записи.

Информаци , поступающа  на вход 2 микропроцессора, представл ет собой либо числовые данные, либо коды коВ том случае, когда происходит прием кода команды, с п того выхода регистра 8 на вход разрешени  блока 10 поступает сигнал, разрешающий работу этого блока. В блок 10 пам ти ко- - дов команд по адресам, совпадающим с кодами команд, записаны нули, а по всем остальным адресам- единицы. Таким образом , в случае приема нелегального кода команды на выходе блока 10 образуетс  единичный сигнал, поступающий на вход 28 блока 5.

Итак, при операци х обмена информацией с внешней пам тью на входы 26, 27, 28 блока 5 поступают сведени  о легальности или нелегальности операции. Кроме того, с третьего выхода блока 7 на вход 22 блока 5 поступает единичный сигнал, разрешающий анализ поступивших сведений в блок So В том случае, если имеет место одно из трех нарушений, на выходе элемента ИЛИ 79 образуетс  единичный сигнал, который открьшает элемент И 80. В результате блокируетс  блок элементов И 61 и открываетс  блок элементов И 62.

I -

Таким образом, в случае ошибки

естественный ход выполнени  микропрограммы прерьшаетс  и адрес следующей микрокоманды определ етс  кодом образующимс  на выходе дешифратора

20 выходом переноса и входом переноса операционного блока, синхровходом и информационным входом микропроцессора , синхровход, информационньй вход, первый и второй информационные выхо59 , поступающего через блоки элементов И 62 к ИЛИ 63 на вход дешифрато- 25 да операционного блока соединены сора .)8 и блоков элементов И 72-76. ответственно с синхровходом, информа- Иными словами, при наличии ошибки . ционньши входом, информационньм выхо- происходит переход к началам микро- до „ выходом адреса внешней пам ти программ, выполн ющим обработку сооб- микропроцессора, отличаю- щений о неверном коде команды, обра- 30 щ и и с   тем, что, с целью повышени  достоверности функционировани , в него введены блок пам ти кодов команд и блок контрол  адреса контролируемой информации, вход признака рещении к отсутствующему или запрещенному дл  записи сегменту пам ти. Существо работы этих микропрограмм за- ключает.с  в запоминании слова состо ни  микропроцессора на данный момент 35 жима записи, перва  и втора  группы времени, идентификации типа ошибки и информационных входов, первый и втопер€ дачи управлени  программам операционной системы дл  анализа сообщени  и прин ти  соответствующего решени .

Повьшгенна  устойч ивость к сбо м при операци х обмена информацией позвол ет использовать микропроцессор в изде;ли х, где предъ вл ютс  жесткие, требовани  к живучести системы.

Claims (3)

1. Формула изобретени 

   рой выходы которого соединены соответственно с адресным входом и третьим входом пол  управлени  регистра 40 микрокоманд, группой контрольных входов указани  сегментов подключенной пам ти микропроцессора, группой контрольных входов указани  запрещенньпс дл  записи сегментов пам ти микро- 45 процессора, входом модификации адреса по признаку запрета записи и входом модификации адреса по признаку отсутстви  сегмента пам ти блока фор1 . Микропроцессор, содержащий one- мировани  адреса и признака переноса, рационный блок, блок формировани  ад- 50 а адресньй вход, вход выборки и вы- реса и признака переноса, блок микро- од блока пам ти кодов команд подклю- программной пам ти, регистр микрокоманд , вход записи, информационный вход, первый выход пол  управлени , второй выход пол  управлени , выход пол  микрооперации, третий выход почены соответственно к информационному входу микропроцессора, выходу регистра микрокоманд и входу модификации 55 адреса по признаку неверного кода команды блока формировани  адреса и

   л  з правлени  которого соединены со- ответственно с синхровходом микропроцессора , выходом пол  микрокоманды

   блока микропрограммной пам ти, входом управлени  признака переноса блока формировани  адреса и признака переноса , Е:ХОДОМ управлени  выдачей признака переноса блока формировани  адреса и признака переноса, входом кода операции операционного блока, выходом управлени  обращением и пам ти микропроцессора, вход начальной установки , выход адреса, вход управлени  адресом, вход признака переноса, выход признака переноса, синхровход и информационный вход блока формировани  адреса и признака переноса соединены соответственно с входом начальной установки микропроцессора, адресньм входом и выходом пол  управ- лени  формированием адреса микрокоманды блока микропрограммной пам ти,

   выходом переноса и входом переноса операционного блока, синхровходом и информационным входом микропроцессора , синхровход, информационньй вход, первый и второй информационные выхода операционного блока соединены соответственно с синхровходом, информа- ционньши входом, информационньм выхо- до „ выходом адреса внешней пам ти микропроцессора, отличаю- щ и и с   тем, что, с целью повышени  достоверности функционировани , в него введены блок пам ти кодов команд и блок контрол  адреса контролируемой информации, вход признака ремировани  адреса и признака переноса, а адресньй вход, вход выборки и вы- од блока пам ти кодов команд подклю-

   чены соответственно к информационному входу микропроцессора, выходу регистра микрокоманд и входу модификации адреса по признаку неверного кода команды блока формировани  адреса и

   признака переноса, выход пол  разрешени  модификации адреса блока микрот программной пам ти соединен с входом

   15

   разрешени  модификации адреса блока формировани  адреса и признака переноса .
2. 2. Микропроцессор по По 1, отличающийс  тем, что опера- 5 ционный блок содержит первый и второй депгафраторы, первьгй, второй, третий , четвертый и п тый блоки элементов ИЛИ, регистр сдвига, регистр, группу регистров, первую и вторую О группы элементов И, сумматор, элемент НЕ, первый, второй, третий, четвертый , п тый, шестой, седьмой, восьмой и дев тый блоки элементов И, первый, второй, третий, четвертый, п тый элементы И, элемент ИЛИ, выход, первый и второй входы которого соединены соответственно с выходом признака переноса блока и вьпсодами четвертого и п того элементов И, входы первого и второго дешифраторов и выходы первого дешифратора поразр дно соединены соответственно с входом кода операции блока и с первыми входами с второго по дев тый блоков эле- ментов И и с первого по п тый элементов И, выходы второго дешифратора соединены поразр дно с первыми входами первой и второй групп элементов И, синхровход блока соединен -с вторыми 30 входами первой группы элементов И, первого, второго и третьего элементов И, вход записи, вход сдвига, выход переноса и информационный выход регистра сдвига соединены соответ-35 ственно с выходами второго и третьего элементов И, вторыми входом четвертого элемента И, вторыми входами седьмого и дев того блоков И, вход записи

   20

   тора и последовательным входом регистра сдвига, первый и второй входы и выход первого блока элементов ИЛИ соединены соответственно с выходами шес того и седьмого блоков элементов И, первыми входами п того блока элементов ИЛИ, первого блока элементов И и сумматора, первый и второй входы и выход блока элементов ИЛИ соединены соответственно с выходами восьмого и дев того блоков элементов И, входом элемента НЕ и вторыми входами п того блока элементов ИЛИ, первого блока элементов И и сумматора, вторые входы с второго по п тый блоков элементов И соединены соответственно с выходами элемента НЕ, п того блока элементов ИЛИ, первого блока элементов И и сумматора, вьпсод переноса которого соединен с вторым входом п того элемента И, информационный вход блока соединен с вторым входом первого блока И.
3. 3. Микропроцессор по п 1, о т - личающийс  тем, что блок формировани  адреса и признака переноса содержит дешифратор микроинструк ций, дешифратор модификации, два элемента ИЛИ, п ть элементов И, элемент НЕ, два триггера, дешифратор чтени , семь блоков элементов И, два блока элементов ИЛИ, регистр, информационный вход, синхровход, вход сброса и выход которого соединены соответственно с выходом первого блока элементов ИЛИ, синхровходом блока, входом начальной установки блока, выходом адреса блока, перва  группа выходов

   и выход регистра соединены соответст- 40 второго блока элементов ИЛИ соединевенно с выходом первого элемента И и с вторым информационным выходом блока , первый, второй, третий, четвертый входы и выходы элементов ИЛИ четвертой группы соединены соответственно с выходами с второго по п тый блоков элементов И и поразр дно с информационными входами регистра сдвига, региЪтра и регистров группы, входы записи регистров группы, информацион- ные выходы регистров группы соединеш соответственно с выходами элементов И первой группы и вторыми входами элементов И второй группы, выходы которых соединены с входами второго блока элементов ИЛИ, выход которого соединен с вторым входом восьмого блока элементов И, вход переноса блока соединен с входом переноса cyfma5

   5 О 0 5 0

   тора и последовательным входом регистра сдвига, первый и второй входы и выход первого блока элементов ИЛИ соединены соответственно с выходами шестого и седьмого блоков элементов И, первыми входами п того блока элементов ИЛИ, первого блока элементов И и сумматора, первый и второй входы и выход блока элементов ИЛИ соединены соответственно с выходами восьмого и дев того блоков элементов И, входом элемента НЕ и вторыми входами п того блока элементов ИЛИ, первого блока элементов И и сумматора, вторые входы с второго по п тый блоков элементов И соединены соответственно с выходами элемента НЕ, п того блока элементов ИЛИ, первого блока элементов И и сумматора, вьпсод переноса которого соединен с вторым входом п того элемента И, информационный вход блока соединен с вторым входом первого блока И.

   3. Микропроцессор по п 1, о т - личающийс  тем, что блок формировани  адреса и признака переноса содержит дешифратор микроинструкций , дешифратор модификации, два элемента ИЛИ, п ть элементов И, элемент НЕ, два триггера, дешифратор чтени , семь блоков элементов И, два блока элементов ИЛИ, регистр, информационный вход, синхровход, вход сброса и выход которого соединены соответственно с выходом первого блока элементов ИЛИ, синхровходом блока, входом начальной установки блока, выходом адреса блока, перва  группа выходов

   на с входами дешифратора микроинструкций , с первого по N-й выходы второй группы второго блока элементов ИЛИ соединены с первого по N-й входами (где N - разр дность адреса блка ) первого блока элементов И, с первого по (Ы+1)-й выходы второй группы второго блока элементов И соединены с первого по (N-0-й входами второго, третьего и четвертого блоков элементов И, (N+1)-и вход и выход первого блока элементов И соединены соответственно с первым выходом дешифратора микроинструкций, первым входом первого блока элементов ИЛИ, N-й, (К+1)-й входы и выход второго блока элементов -И соединены соответственно с вторым выходом дешифратора микроинструкций, входом

   15

   признака переноса блока, вторым входом первого блока элементов ИЛИ, N-й, (М+1)-й входы и выход третьего блока элементов И соединены соответ- ;ственно с третьим выходом депгафрато- 5 ра микроинструкций, выходом первого триггера, третьим входом первого блока элементов ИЛИ, W-й, (Ш+1)-й входы и выход четвертого блока элементов И соединены соответственно с 0 четвертым выходом дешифратора микро- инструкций, выходом второго триггера , четвертым входом первого блока ; элементов ИЛИ, первый и второй входы и выход п того блока элементов И соединены соответственно с п тым выходом депифратора микроинструкций, информационным входом блока, п тым входом первого блока элементов ИЛИ, первый, второй входы и выход шестого блока элементов И соединены соответственно с входом управлени  адресом блока, выходом элемента НЕ, первым входом второго блока элементов ИЛИ, первый вход и выход седьмого блока элементов И соединены соответственно с выходом дешифратора модификации , вторым входом второго блока элементов ИЛИ, первый второй входы и выход первого элеманта И соединены соответственно с выходом первого элемента ИЛИ, входом разрешени  модификации адреса блока, входом элемента НЕ и вторым входом седьмого блока элементов И, первые, вторые и 35 третьи входы дешифратора модификации и первого элемента ИЛИ соединены по-. парно и подключены соответственно к входу модификации адреса по признаку

   20

   25

   30

   первым выходом дешифратора чтени , выходом второго элемента И, выходом третьего элемента И, выходом признака блока, первый и второй входы второго элемента И соединены соответственно с вторым выходом дешифратора чтени  и выходом первого триггера, первый и.второй входы третьего элемента И соединень с третьим выходом дешифратора чтени  и выходом второго триггера, информационные входы перво- .го и второго триггеров соединены с входом признака перенс са блока, первый вход четвертого и инверсный вход п того элементов И, второй вход четвертого и пр мой вход п того элементов И соединены попарно и подключены соответственно к входу управлени  записью признака переноса и синхро- входу блока, выходы четвертого и п того эл€ ментов И соединены соответственно с синхровходами первого и второго триггеров, вход дешифратора чтени  соединен с входом управлени  чтением признака переноса блока,-блок контрол  адреса содержит дешифратор, первую и вторую группы элементов И,. первый н второй блоки элементов ШШ, выходы которых  вл ютс  соответственно первым и вторым выходами блока, входы первого и второго блоков элементов ШШ соединены соответственно с выход 1ми элементов И первой и второй групп, вход управлени , записью блока соединен с первыми входами элементов И первой группы, вход и выходы дешифратора соединены соответственно с входом контролируемой информации блока, вторыми входами элемензапрета записи блока, входу модифика- тов ШШ первой и первыми входами элеции адреса по признаку отсутстви  сегмента пам ти блока, входу модификации адреса по признаку неверного кода команды блока, первый, второй, третий входы и выход второго элемеН та ШШ соединены соответственно с

   5

   0 5

   0

   5

   0

   первым выходом дешифратора чтени , выходом второго элемента И, выходом третьего элемента И, выходом признака блока, первый и второй входы второго элемента И соединены соответственно с вторым выходом дешифратора чтени  и выходом первого триггера, первый и.второй входы третьего элемента И соединень с третьим выходом дешифратора чтени  и выходом второго триггера, информационные входы перво- .го и второго триггеров соединены с входом признака перенс са блока, первый вход четвертого и инверсный вход п того элементов И, второй вход четвертого и пр мой вход п того элементов И соединены попарно и подключены соответственно к входу управлени  записью признака переноса и синхро- входу блока, выходы четвертого и п того эл€ ментов И соединены соответственно с синхровходами первого и второго триггеров, вход дешифратора чтени  соединен с входом управлени  чтением признака переноса блока,-блок контрол  адреса содержит дешифратор, . первую и вторую группы элементов И,. первый н второй блоки элементов ШШ, выходы которых  вл ютс  соответственно первым и вторым выходами блока, входы первого и второго блоков элементов ШШ соединены соответственно с выход 1ми элементов И первой и второй групп, вход управлени , записью блока соединен с первыми входами элементов И первой группы, вход и выходы дешифратора соединены соответственно с входом контролируемой информации блока, вторыми входами элемен

   ментов ШШ второй групп, перва  и втора  группы информационных входов блока соединены соответственно с тре- входами элементов И первой группы   вторыми входами элементов И второй группы.

   13 14 Фиг,1

   Фме.2

   20

   Z6 Zl

   6Z

   53

   28

   22

   SO

   24

   6if

   T6

   65

   67

   69

   23

   68

   10

   n i

   SB

   14

   77

   T±rLL

   77

   i:t

   6

   Составитель A. Афанасьев Редактор И. Рыбченко ТехредЛ.Сердюкова Корректор А. Обручар

   7904/48

   Тираж 673Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г„ Ужгород, ул. Проект1|а , 4