SU1027720A2 - Устройство дл извлечени квадратного корн - Google Patents

Description

Изобретение относитс  к вычисли тельной технике и может быть исполь зовано дл  аппаратурной реализации операции извлечени  квадратного кор н  в специалиэироэаннь{1Х и yHHBepcajibH быстродействующих цифровых вычислиЦельных машинах.. . . . По .основному авт.св. 957209, .известно.устройство, содержащее первый и второй блоки.пам ти,.регистр, результата, .первый, и.второй коммута ры, блок умножени , блок делени , блок сдвига, регистр старших разр д аргумента., регистр младших разр дов аргумента,сумматор, причем выход р гистра старших разр- дов аргумента соединен с входом первого блока пам  ти и с первым входс 4 блока сдвига, второй вход которого соединен с выходом .регистра младших.разр дов арг мента, выход первого блока пам ти соединен с.первым.входом блока деле ни , второй, вход которого .сгоединен с выходом, блока сдвига, выход -второго; блока пам ти соединен с .входом первого коммутатора выход которого соединен с первым входом.сумматора второй вход.которого.соединен.с.выходом второго коммутатора, вход которого соединен с выходом блока умножени , вход которого соединен с выходом.сумматора и с входом.регистра результата Недостатком такого устройства , вл етс  низка  производительность/ вызванна  необходимостью последовательного выполнени  двух длинных операи ий (умножени  и делени  ). Цель изобретени  - повышение производительности . Поставленна  цель сдостигаетс  те что в устройство дл  извлечени  квадратного введены регистр старших разр дов промежуточного аргумента , регистр младших разр дов промежуточногб аргумента, регистр промежуточного результата регистр табличных значений, причем информационный вход регистра старших разр дов промежуточного аргумента соединен с выходом регистра старших разр  дов аргумента, а выход соединен с адресным входом второго блока пам ти , выход блока делени  соединен с информационным входом регистра npo межуточного результата,выход которог соединен с входом второго коммутатора , информационный вход регистра младших разр дов промежуточного аргу мента соединен с выходом регистра младших разр дов аргумента, а выход соединен с информационнЕЛМ входом блока умножени , выход первого блока- пам ти соединен с информационным входом регистра табличных значений, выход которого соединен с входом регистра табличных значений, выход которого. соединен с вкодом первого коммутатора. . На чертеже представлена структур-. нй  схема устройства. Устройство содержит регистр 1 старших разр дов аргумента, блок 2 сдвига, первый блок 3 пам ти второй блок 4 пам ти, первый коммутатор 5, сумматор б, регистр 7 результата , блок 8 умножени , второй ко Л1утатор 9, регистр 10 младших разр дов.аргумента, блок 11 делени , регистр 12 старших.разр дов промежуточного аргумента, регистр 13 младших, разр дов.промежуточного аргумента , регистр 14 .промежуточного результата и регистр 15 табличных значений.. . .йвгаисление значений функцид УгУх производитс  на .основе следующих соотношений: . . () irXsiYX- AX(V4fx;tF,) дл  .нормализованных значений аргумента X, лежащих в интервале 1/44Х Л1, погрешность которогчэ, как поназывают расчеты, оцениваетс  выражением причем Х Хд+дХ, где XQ - число, образованное К- старшими разр дами аргумента, 4Х - число, образованное п-К- младшими разр далш аргумента, fi - число разр дов дл  предст-авдени  аргумента X, Устройство работает следующим образом. . . в первом такте работы устройства происходит занесение кода аргумента X на регистр 1 старших разр дов ар- , гумента и на регистр 10 младших разр дов аргумента. ВО втором такте работы код старших разр дов аргумента К „поступает на адресные входы первого блока 3 пам ти , на выходе которого формируетс  значение YX, одновременно с этим блок 2 сдвига, на входы;которого поступает код XQ с выхода регистра 1 старших разр дов аргумента и код 4Х с выхода регистра 10 младших разр дов аргумента, формирует на выходе код 4Хо+ 2лХ. В третьем такте работы блок11 делени , ни вход делимого которого, поступает код Тх, а на вход делител  - код 4Хр + 2ЛХ, формирует код промежуточного результата /(4Хо Ф2ДХ). В четвертом такте работы происходит занесение кода Хд на регистр 12 старших разр дов промежуточного аргумента с выхода регистра 1 старших разр дов аргумента, запись кода Уз. на регистр 15 табличных значений : с выхода первого блока 3 пам ти, за31027720

несение кода промежуточного результа-т/S + F с выхода сумматора б, а на

та Fn на регистр 14 промежуточного , ДРУГОЙ вход - код лХ с выхода регист

результата с выхода блока 11 делени ,ра 13 младших разр дов промежуточэапись кода лX на регистр 13 младшихного аргументаТНа его выходе формираэр дов прЬме}5суточного аргументаруетс  значение произведени 

с выхода регистра 10 младших разр дов 4Х(1/41 + F). одновременнос этим

аргумента. Одновременно с этим про-устройство подготовлено дл  функисходит занесение нового кода аргу-дионированйГй в третьем такте. мента X на регистры 1 и10 соответ- В седьмом такте V3c, поступающее

ciBeHHO. -с выхода регистра 15 табличных знаВ п том такте р{аботы устройства Очений через первый коммутатор 5, и

код Xjj поступает с выхода регистразначение дХ(1/4 Yx + F), поступаю12 старших разр дов промежуточногощее с выхода блока 8 умножени  че- ,

аргумента на адресные входел второгорез второй.коммутатор 9, складывабЛока 4 пам ти, на выходе которогоютс  в сумматоре б, образу  значеформируетс  значение 1/4 с. Это . 15ние результата

значение через первый коммутаторp-Yx 4yiX (1/4Ух -«-F )

5 поступает на сумматор б, где i о V I о ч/

сукмируетс  со значением F, поступа- в восьмое такте происходит запись юцим через второй коммутатор 9 с результата f на регистр 7 результата, кихода регистра 14 промежуточного 20 Одновременно с этим устройство подрезу ьтата . Одновременно с этим готовлено дл  функционировани  в перустройство подготовлено дл  функцио- вом и четвертом тактах. нировани  во втором такте его работы Таким образом, производительность

В шестрм такте на вход блока 8 предлагаемого устройства повышаетс  Уложени  поступает зпачение 1/4 25 1,5 раза.

Claims (1)

1. УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ по авт. Св. № 957209 отличающееся тем, что, с целью повышения производительности, в него введены регистр старших разрядов промежуточного аргумента, регистр младших разрядов промежуточного аргумента, регистр промежуточного результата, регистр табличных значений, причем информационный вход регистра старших разрядов промежуточного аргумента соединен с выходом регистра старших разрядов аргумента, а выход соединен с адресным входом второго блока памяти, выход блока деления соединен с информационным входом регистра промежуточного результата, выход которого соединен с входом второго коммутатора, информационный вход регистра младших разрядов промежуточного аргумента соединен с выходом регистра младших разрядов'аргумента, а выход соединен с информаци-, онным входом блока умножения, выход первого блока памяти соединен с информационным входом регистра таблиц значений, выход которого соединен с входом первого коммутатора.

   SU.. 1027720 г