Изобретение относитс к вычислительной технике и может быть использовано в системах обработки ин формации , в системах управлени и контрол . Известно устройство дл вычитани , содержащее три счетчика, триггеры, элементы И и ИЛИ и генер тор импульсов CllНедостатком известного устройства вл етс низкое быстродействие . Известно также устройство дл вычитани , содержащее два счетчика , триггер, генератор импульсов и элемент И. Первый вход элемента И соединен с выходом генератора импульсов , а выход подключен к входа счетчиков, выходы разр дов первого из которых соединены с информацион ными выходами устройства, пр мой выход триггера подключен к знаковому выходу устройства, нулевой вход триггера и установочные входы счетчиков подключены к управл к дему . входу устройства, а также два дешифратора нул , входы каждого из которых соединены-с выходами ра р дов соответствующего счётчика, в ход первого дешифратора нул соеди нен с единичным входом триггера, пр мой Выход которого подключен к входу управлени сложением, а инверсный выход - к входу -управлени вычитанием первого счетчика, инвер ный выход второго дешифратора нул подключен к второму входу элемента Принцип действи этого устройст ва основан на последовательном вычитании единичных импульсов из дву регистров-счетчиков, в которых хра н тс коды исходных чисел. Вычитание происходит до обнулени счетчика , в котором было записано вычитаемое . При этом, если первым обнулитс счетчик уменьшаемого, то его режим работы переключитс на сложение. Результат вычитани фик сируетс всегда в пр мом коде Г2 . Недостаток этого устройства состоит в невысоком быстродействии, обусловленном тем, что количество тактов работы устройства численно равно коду вычитаемого. Цель изобретени - повышение быстродействи устройства дл вычитани . . Указанна цель достигаетс тем, что устройство дл вычитани , содержащее генератор импульсов, первый и второй счетчики, триггер и первый элемент И, второй вход которого соединен с выходом генератора импульсов, а выход подключен к первым входам первого и второго счетчиков, пр мой выход триггера подключен к знаковому выходу устрой ства, нулевой вход триггера и установочные входы первого и второго счетчиков подключены к управл ющему входу устройства, включает также компаратор, второй и третий элементы И и третий счетчик, причем входы компаратора соединены с выходами разр дов первого и второго счетчиков, а выход - с единичным входом триггера, первый вход второго элемента И соединен с выходом младшего разр да первого счетчика, второй вход св зан с инверсным выходом триггера, а выход - с вторым входом второго счетчика, первый вход третьего элемента И соединен с выходом младшего разр да второго счетчика, второй вход св зан с пр NttaiM выходом Триггера, а выход - с вторым входом первого счетчика, выходы младшего разр да первого и второго счетчиков Соединены с входами старшего разр да первого и второго счетчиков соответственно, вход третьего счетчика св зан с выходом генератора импульсов, установочный ; вход - с установочным входом устройства , а выход - с вторым входом первого элемента И. На чертеже представлена функциональна схема устройства. Устройство дл вычитани содержит генератор 1 импульсов, три двухвходовых элемента И 2-4, счетчики , компаратор 8, триггер 9, знаковый выход 10, установочный вход 11. Устройство работает следующим образом. Сигнале с установочного входа 11 вычитаемое заноситс в счетчик 6,уменьшаемое заноситс в счетчик 7,счетчик 5 устанавливаетс в нулевое состо ние. По этому же сигналу триггер 9 устанавливаетс в состо ние, определ емое выходным сигналом компаратора 8. Схема начинает работать после сн ти сигнала с установочного входа 11, причем состо ние триггера 9 остаетс неизменным до конца вычитани . Дл случа , когда уменьшаемое больше вычитаемого, триггер 9 находитс в нулевом состо нии. Нулевой знак разности фиксируетс на знаковом выходе 10. С инверсного выхода триггера 9 поступает разрешаадий сигнал на элемент И 3. На другой вход элемента И 3 поступает сигнал с выхода младшего разр да вычитаемого, наход щегос в счетчике 6. Если этот разр д находитс в единичном состо нии, то из содержимого счетчика 7, т.е. уменьшаемого , вычитаетс единица. Если младший разр д вычитаемого находитс в нулевом состо нии, то содержимое счетчика 7 остаетс неизменным . После этого содержимое счетчинов б и 7 сдвигаетс на один разр д вправо и выдвинутые младшие разр ды помещаютс на место старших разр дов этих же счетчиков. На этом заканчиваетс один такт работы устройства. Остальные такты выполн ютс аналогично вышеизложенному, Процесс вычитани оканчиваетс , когда устройство совершит полный цикл., состо щий ИЗ количества тактов , равных числу разр дов счетчика б или 7, т.е. выдвинутый младший разр д вычитаемого вернетс на свое исходное место. Конец цикла определ етс счетчиком 5, который после отсчета необходимого количества импульсов снимает разрешающий потенциал с второго входа элемента И 2. Резул1 тат вычитани в пр мом коде будет нахо сщтьс при этом в счетчике 7.The invention relates to computing and can be used in information processing systems, control and monitoring systems. A subtraction device is known that contains three counters, triggers, AND and OR elements, and a pulse generator Cll. The disadvantage of the known device is the low speed. It is also known a subtraction device comprising two counters, a trigger, a pulse generator and element I. The first input of the element I is connected to the output of the generator of pulses, and the output is connected to the input of the counters, the outputs of the bits of the first of which are connected to the information outputs of the device, trigger output is connected to the device sign output, zero trigger input and meter installation inputs are connected to the controller to the memory board. the device input, as well as two zero decoder, the inputs of each of which are connected to the outputs of the rows of the corresponding counter, in the course of the first decoder zero is connected to the single trigger input, the direct output of which is connected to the input of the addition control, and the inverse output to input - control by subtracting the first counter, the inverse output of the second decoder zero is connected to the second input of the element The principle of operation of this device is based on the sequential subtraction of single pulses from two registers-counters, in which nts codes of the original numbers. Subtraction occurs before zeroing the counter, in which the deductible was recorded. In this case, if the counter to be reduced decreases first, then its operation mode switches to addition. The result of the subtraction is always fixed in the forward code G2. The disadvantage of this device is low speed, due to the fact that the number of cycles of operation of the device is numerically equal to the code of the deductible. The purpose of the invention is to increase the speed of the device for subtraction. . This goal is achieved by the fact that the device for subtracting, containing the pulse generator, the first and second counters, the trigger and the first element And, the second input of which is connected to the output of the pulse generator, and the output is connected to the first inputs of the first and second counters, the forward output of the trigger is connected to the sign output of the device, the zero input of the trigger and the installation inputs of the first and second counters are connected to the control input of the device, also includes a comparator, the second and third elements And the third counter, and the inputs Parameters are connected to the outputs of the bits of the first and second counters, and the output is connected to a single trigger input, the first input of the second element I is connected to the low-voltage output of the first counter, the second input is connected to the inverse output of the trigger, and the output to the second input of the second counter the first input of the third element I is connected to the output of the low-order bit of the second counter, the second input is connected to the NttaiM CR output, and the output is connected to the second input of the first counter, the low-voltage outputs of the first and second counters are connected to the inputs of the higher p the power source of the first and second counters, respectively, the input of the third counter is connected with the output of the pulse generator, the installation; the input is with the installation input of the device, and the output is with the second input of the first element I. The drawing shows the functional diagram of the device. The device for subtracting contains a generator of 1 pulses, three two-input elements AND 2-4, counters, a comparator 8, a trigger 9, a sign output 10, a setup input 11. The device works as follows. The signal from setup input 11 is subtracted and entered into counter 6, the reduced value is entered into counter 7, and counter 5 is set to the zero state. By the same signal, the trigger 9 is set to the state determined by the output signal of the comparator 8. The circuit starts operating after the signal is removed from the setup input 11, and the state of the trigger 9 remains unchanged until the end of the subtraction. For the case when the decrement is more than the subtracted, the trigger 9 is in the zero state. The zero sign of the difference is fixed at the sign output 10. From the inverse output of flip-flop 9, a signal arrives at the AND 3 element. At the other input of the AND 3 element, a signal is output from the low-order bit of the subtracted, located in the counter 6. If this bit is in the unit state, then from the contents of counter 7, i.e. decrement, subtract one. If the low-order bit of the deductible is in the zero state, then the contents of the counter 7 remain unchanged. After that, the contents of counts b and 7 are shifted by one bit to the right and the advanced low-order bits are placed in place of the high-order bits of the same counters. This completes one cycle of the device. The remaining cycles are performed similarly to the foregoing. The subtraction process ends when the device completes a full cycle. It consists of a number of cycles equal to the number of bits of the counter b or 7, i.e. The advanced low bit of the deductible will return to its original place. The end of the cycle is determined by the counter 5, which, after counting the required number of pulses, removes the resolving potential from the second input of the element 2. The result of the subtraction in the direct code will then be found in the counter 7.
Дл случа , когда уменьшаемое меньше вычитаемого, по сигналу компаратора 8 триггер 9 устанавливаетс в единичное состо ние, указыва на знаковом выходе 10 знак разницы. Это состо ние триггера 9 обеспечивает разрешающий потенциал на входе элемента И 4, вследствие чего из содержимого счетчика 6 будет вычитатьс единица , если младший разр д счетчика 7 будет также равен единице. ЭлементFor the case when the deductible is less than the deductible, the trigger 9 is set to one by the signal of the comparator 8, indicating the sign of the difference on the sign output 10. This state of the trigger 9 provides the resolving potential at the input of the element 4, as a result of which the unit will be subtracted from the contents of the counter 6 if the low-order digit of the counter 7 is also equal to one. Element
И 3 при этом будет заблокирован низким уровнем с инверсного выхода триггера 9, в результате чего содержимое счетчика 7, т.е. уменьшаемое , будет только сдвигатьс вправо на один разр д в каждом такте. По концу цикла, также определ емому счетчиком 5, результат вычитани в пр мом коде будет находитьс в счетчике 6. В обоих случа х местопо0 ложение разности определ етс по эначению знакового выхода 10. .And 3 at the same time will be blocked by a low level from the inverse output of trigger 9, resulting in the contents of counter 7, i.e. decrementing will only shift to the right by one bit in each clock cycle. At the end of the cycle, also determined by counter 5, the result of the subtraction in the direct code will be in counter 6. In both cases, the location of the difference is determined by the sign output value 10..
В св зи с тем, что благодар , компаратору 8 в устройстве обеспечиваетс вычитание меньшего числа из большего или вычитание друг из друга двух одинаковых чисел вычитание единиц из счетчика б или 7 не оказывает вли ни на значение младших разр дов, наход щихс в ре-. зультате сдвига на месте старших разр довDue to the fact that, thanks to the comparator 8 in the device, the subtraction of the smaller number from the larger one or the subtraction of two identical numbers from each other, the subtraction of units from the counter b or 7 does not affect the value of the least significant bits in the re-. due to a shift in place of the older bits
Таким образом, а предлага идом устройстве обеспечиваетс повшиение &2стррдеастви за счет того, что цикл вычислени опре дел етс количеств разр дов обрабатывае№jx чисел, а не кодом вычитаемого, как в прототипе. Выигрьии ткз быстродействию по сравнению с прототипомThus, the proposed device ID provides an increase in & 2 construction due to the fact that the calculation cycle determines the number of bits of the processed No. xx numbers, and not the code of the subtracted, as in the prototype. Winning tkz speed compared to the prototype
достигаетс в 2/2п раз, где п разр дность обрабатываемых чисел.is 2 / 2n times, where n is the width of the processed numbers.