Claims (2)
1 первой группы присутствует напр жение 0«ди, где ли - величина шага квантовани . На втором входе компаратора 1 первой группы присутствует напр жение йU и.т.д. На втором входе Рр компаратора 1, где Р величина наибольшего основани выбранной СОК первой группы,присутствует напр жение ()ди, на втором входе первого компаратора 1 второй группы присутствует потенциал и т.д. На втором входе последнего компаратора 1 последней группы присутствует напр жение (P-l)flU, где Р - числовой 4 1, переключатели 2, делители эталонного напр жени 3, первую группу рлементом 4 ИЛИ, вторую группу элементов 5 ИЛИ, дешифратор 6, дополнительный логический элемент 7, шину 8 подачи преобразуемого напр жени , шину 9 подачи эталонного напр жени , группу шин 10 вывода значени остатка, соответствующего наибольшему по величине основанию, группы шин 11 и 12 вывода значений оставшихс остатков выбранной СОК. . Устройство работает следующим образом . Входное преобразуемое напр жение DX подаетс по шине 8 на первые входы всех компараторов 1, которые разбиты на группы. Число компараторов 1 в каждой группе численно равно величине наибольшего по величине оснований выбранной СОК, а число групп компараторов 1 соответствует требуемому динамическому диапазону преобразуемой величины. Пусть в начальный момент , в этом случае на выходах всех компара,торов 1 присутствует О потенциал, и управл ющие О потенциалы с выходов младших компараторов каждой группы, за исключением младшей, воздействуют на переключатели 2 таким образом, что они подключают вторые входы делителей эталонного напр жени 3 к общей шине. В этом случае а втором входе первого компаратора диапазон выходного кода преобразова тел , равный Р-П Р где Р-основа1 1 ни выбранной СОК. Если величина преобразуемого напр жени U..; меньше величины Pf,flU, то срабатывают только компараторы 1 первой группы и выходные сигналы компараторов 1 первой группы проход т через группу логичесних элементов. ИЛИ первой группы 4 на вход дешифратора 6, на выходе которого формируетс единичный код, соответствующий остатку сзбр числа по наибольшему основанию Pp. Если величина преобразуемого йапр жени Uj( равна Uy(2Pr,-1 )ли, то по вл ютс сигналы на выхо дах компараторов 1 второй группы, при этом управл ющий сигнал 1 с выхода младшего компаратора 1 второй группы через элемент ИЛИ второй груп пы 5 воздействует на переключатель 2 который подключает второй вход делител эталонного напр жени 3, выходы которого подключены к первой группе компараторов, к шине 9 подачи эталон ного напр жени U - . Так как иэ-г U то на всех выходах компараторов 1 первой группы по вл ютс потенциалы О, Сигналы с выходов компараторов второй группы поступают через элемен ты ИЛИ первой группы на вход дешифра тора 6, на шинах 10 которого формируетс единичный код. Аналогичным образом,, если « Ux (ЗРп -1)ли, отключают с компараторы 1 первой и второй групп, а на вход дешифратора 6 проход т через группу элементов ИЛИ k только сигналы с выходов компараторов третьей группы. Аналогично преобразо ватель работает при дальнейшем изменении преобразуемого напр жени . Дл получени остатков по всем ос- 35 тавшимс основани м выбранной СОК используетс дополнительный логический элемент 7, при этом используетс следующий принцип. Преобразуемое число А в позйционном коде представлено как + ctn , где , 1, 2,...,-2-и дл получени остатка числа А по лю бому другому основанию oCj выполн ет.с 45 операци . +(otn) X mod Р , котора выполн етс дополнительным логическим элементом 7 комбинаторным so способом. Устройство обладает более высоким быстродействием, так как дл преобразовани напр жени U в код СОК с чис ловым диапазоном Р оно осуществл етс 55 за один такт. Кроме того, устройство позвол ет непосредственно преобразовывать напр жение U в код СОК что повышает надежность преобразовани . Формула изобретени Устройство дл преобразовани напр жени в код системы остаточных классов, содержащее группы компараторов , первые входы которых Соединены с выходом источника преобразуемого напр жени , вторые входы - с выходами соответствующих делителей эталонного напр жени , выходы младших компараторов каждой группы - соответственно с первыми входами логического элемента, вторые входы которого соединены с выходами дешифратора, первые входы делителей соединены с источником эталонного напр жени , а второй вход делител эталонного напр жени старшей группы соединен с общей шиной, о т личающеес тем, что с целью повышени быстродействи устройства, в него введены переключатели, перва и втора группы элементов ИЛИ, входы первой из которых соединены с соответствующими выходами компараторов, а выходы - с входами дешифратора, при этом первые входы переключателей соединены с выходами источника эталонного напр жени , вторые входы - с общей шиной, выходы - соответственно с вторыми входами делителей эталонного напр жени , а управл ющие входы переключателеи соединены соответственно с выходами элементов ИЛИ второй группы , первые входы которых соединены с выходами соответствующих младших компараторов каждой, кроме младшей, группы, а вторые входы - с выходами предыдущих элементов ИЛИ второй группы. Источники информации. прин тые во внимание при экспертизе 1. Гитис Э.И. Преобразование информации дл электронных цифровых вычислительных устройств. М., Энерги , 1969, с.122. 1 of the first group there is a voltage of 0 "di, where whether is the magnitude of the quantization step. At the second input of the comparator 1 of the first group there is a voltage yU, etc. At the second input Pp of the comparator 1, where P is the size of the largest base of the selected RNS of the first group, voltage () di is present, potential is present at the second input of the first comparator 1 of the second group, etc. At the second input of the last comparator 1 of the last group there is a voltage (Pl) flU, where P is a numerical 4 1, switches 2, dividers of the reference voltage 3, the first group with the element 4 OR, the second group of elements 5 OR, the decoder 6, an additional logic element 7, the supply voltage bus 8 of the voltage to be converted, the reference voltage supply bus 9, the bus group 10 outputting the residual value corresponding to the largest base, the bus groups 11 and 12 outputting the remaining residuals of the selected SOC. . The device works as follows. The input convertible voltage DX is fed through bus 8 to the first inputs of all comparators 1, which are divided into groups. The number of comparators 1 in each group is numerically equal to the size of the largest base of the selected RNS, and the number of groups of comparators 1 corresponds to the required dynamic range of the converted value. Let at the initial moment, in this case, at the outputs of all comparators, tori 1, there is an O potential, and control O potentials from the outputs of the lower comparators of each group, except the younger one, affect switches 2 so that they connect the second inputs of the reference dividers wives 3 to a common bus. In this case, in the second input of the first comparator, the range of the output code of the transform bodies is equal to Р-П Р where Р-foundation1 1 is not the selected RMS. If the magnitude of the voltage being transformed is U ..; less than Pf, flU, then only Comparators 1 of the first group are triggered, and the output signals of Comparators 1 of the first group pass through a group of logical elements. OR of the first group 4 to the input of the decoder 6, at the output of which a single code is formed, corresponding to the residual number on the largest base Pp. If the value of the converted voltage Uj (equal to Uy (2Pr, -1), then signals appear at the outputs of the comparators 1 of the second group, while the control signal 1 from the output of the low comparator 1 of the second group through the OR element of the second group 5 affects the switch 2 which connects the second input of the divider of the reference voltage 3, the outputs of which are connected to the first group of comparators, to the voltage supply bus 9 of the reference voltage U. Since ie-g U then all the outputs of the comparators 1 of the first group appear potentials Oh, signals from the outputs of the comparator The second group comes through the elements OR of the first group to the input of the decoder 6, on which tires a single code is formed 10. Similarly, if "Ux (ZRp -1)" is disconnected from Comparators 1 of the first and second groups, and to the input of the decoder 6 pass through the group of elements OR k only signals from the outputs of the third group of comparators. Similarly, the converter operates with a further change in the voltage being converted. To obtain residuals along all foundations of the selected SOC, an additional logic element is used 7, using the following principle. The convertible number A in the position code is represented as + ctn, where, 1, 2, ..., - 2, and to obtain the remainder of the number A on any other basis, oCj performs the 45th operation. + (otn) X mod P, which is performed by the additional logic element 7 in a combinatorial so manner. The device has a higher speed, since in order to convert the voltage U into the RNS code with a numerical range P, it takes 55 per cycle. In addition, the device allows direct conversion of the voltage U into the SOC code, which increases the reliability of the conversion. Apparatus of the Invention A device for converting voltage into a code of a residual class system containing groups of comparators, the first inputs of which are connected to the output of a source of convertible voltage, the second inputs with the outputs of the respective reference voltage dividers, and the outputs of the minor comparators of each group respectively with the first inputs of the logical element, the second inputs of which are connected to the outputs of the decoder, the first inputs of the dividers are connected to the source of the reference voltage, and the second input of the divider is the reference voltage of the older group is connected to the common bus, which is required to increase the device speed, switches, the first and second groups of OR elements, the inputs of the first of which are connected to the corresponding outputs of the comparators, are entered into it, and the outputs of the decoder , while the first inputs of the switches are connected to the outputs of the source of the reference voltage, the second inputs are connected to the common bus, the outputs are respectively to the second inputs of the dividers of the reference voltage, and the control inputs of the switch are respectively, with the outputs of the elements OR of the second group, the first inputs of which are connected to the outputs of the respective lower comparators of each but the younger group, and the second inputs with the outputs of the previous elements OR of the second group. Information sources. taken into account during the examination 1. E. Gitis. Information conversion for electronic digital computing devices. M., Energie, 1969, p.122.
2. Галушкин А.И. и др. Оперативна обработка экспериментальной информации . М., Энерги , 1972, с.32, рис.1-9. 3- Авторское свидетельство СССР № , кл. Н 03 К 13/175, 1975 (прототип).2. Galushkin A.I. and others. Operational processing of experimental information. M., Energie, 1972, p.32, fig. 1-9. 3- USSR author's certificate №, cl. H 03 K 13/175, 1975 (prototype).