SU1003093A1 - Периферийный процессор - Google Patents

Description

(54) ПЕРИФЕРИЙНЫЙ ПРОЦЕССОР

изобретение относитс  к автоматике и вБГЧислительной технике и Пред назначено дл  управлени  лЬкальными объектами в качестве встроенного вычислител  в автоматических системах управлени  технологическими процессами дл  первичной обработки и передачи информации, а- также дл  управлени  периферийным оборудованием.

Известно устройство, содержащее арифметико-логический блок, блок оперативной пам ти, блок посто нной пам ти программ, счетчик команд, а также регистры и генератор 1.

Недостатком известного устройства  вл етс  низка  надежность, обусловленна  отсутствием контрол  правильности передачи информации по каналам св зи.между блоками устройства.

Наиболее близким к изобретению по технической сущности  вл етс  процессор, содержащий арифметический блок, три регистра, генератор, пам ть команд, дешифратор команд, регистр команд, пам ть программ, счетчик команд, блок ввода-вывода, оперативна  пам ть, пульт управлени , формирователь макрокоманд и блок контрол  2.

К недостаткс1М известного устройства относитс  низкое быстродействие и надежность, обусловленные большим временем формировани  макрокоманд, громоздкостью управлени  арифметическим блоком и отсутствием контрол  правильности обмена информации между блоками устройства.

Целью изобретени   вл етс  повыше10 ние быстродействи  и Надежности.

Указанна  цель достигаетс  за счет того, что в периферийный процессор , содержащий пам ть программ, выход которой соединен с первьм входом

15 регистра команд, пгил ть команд и формирователь макрокоманд, выходы которых соединены соответственно с первым и вторь& управл ющими входами арифке .тического блока, третий управл ющий

20 вход которого соединен с выходом ге- .epaTojpa, и входом распределител , блок контрол , выход которого соединен с первым- входом пульта управлени  и входом блока ввода-вывода,

25 первый выход которого соединен с вторым входом пульта управлени , счетчик команд, дешифратор команд, три регистра , оперативную пам ть, введены блок прерывани , два элемента ИЛИ,

30 элемент ИЛИ-НЕ, элемент И, причем первый выход счетчика команд соединен с вторым входом регистра команд, первым входом пам ти команд и входом дешифратора команд, через который выход регистра команд соединен с вто pfciM входом пам ти команд, выход пам  ти программ соединен с входом формировател  макрокоманд и первым входом счетчика команд, вторые выход и вход соединены соответственно с входом пам ти программ и выходом элемента И, входы которого соединены с первым выходом арифметического блока и вы-. :ходом элемента ИЛИ-НЕ, входы которого соединены с выходом пульта управлени  и выходом блока прерывани , входы которого соединены с вторым вы ходом арифметического блока и вторым выходом блока ввода - вывода, третий и четвертый которого соединены с первыми входами соответствейно первого и второго элементов ИЛИ, выходы которых через первый и второй регистры соединены с четвертым и п тым входами арифметического блока, третий выход которого соединен через третий регистр с входом блока контро л , первый выход блока ввода - вывода соединен с первым входом- оператив ной пам ти, выходы которой соединены с втбрыми входами первого и второго элементов ИЛИ, выход блока контрол  соединен с вторым входом оперативной пам ти, выход распределител  соединен с шестым входом арифметического блика. На чертеже приведена блок-схема устройства. Устройство содержит арифметический блок 1, регистры 2-4, генератор 5, пам ть 6 команд, дешифратор 7 команд , регистр 8 команд, пам ть 9 программ, счетчик 10 команд, блок 11 ввода - вывода, оперативна  пам ть . 12, пульт 13 управлени , элементы ИЛИ 14 и 15, формирователь 16 макрокоманд , элемент ИЛИ-НЕ 17, элемент И 18, блок 19 контрол , распределитель 20 и блок 21 прерывани . Процессор работает следующим образом .. Арифметический блок 1 предназначен дл  схемной реализации арифметических илогических операторов алгоритма управлени  объектом. Регистры 2 и 3 осуществл ют последовательную подачу операндов на арифметический блок 1. Результат вычислени  операто ра снимаетс  с блока 1 и последовательно , по разр дам, подаетс  на регистр 4. Генератор 5 служит дл  выработки тактовых, импульсов. В пам  ти б записаны коды настройки блока 1 на схемную реализацию операторов. Дешифратор 7 служит дл  дешифрации и выборки кодов настройки блока 1 из пам ти 6. Регистр 8  вл етс  буферны устройствоммежду пам тью 9 программ и дешифратором 7. Пам ть 9 служит дл  хранени  потребительских и управл ющих программ и сохран ет информацию при аварийном отключении питани . Счётчик 10 осуществл ет как поочередную выборку команд из пам ти 9, так и условные и безусловные переходы в алгоритме управлени  объектом. Блок 11 представл ет собой набор периферийных устройств, осуществл емых, двусторонную св зь с объектом управлени . Пам ть 12 предназначена дл  хранени  промежуточных результатов вычислени , и потребительских констант . Пульт 13 предназначен дл  работы оператора. Формирователь 16 осуществл ет идентификацию одного конкретного оператора согласно программе из объединенных нескольких операторов , имеющих общий код настройки Ьлока 1. Блок 19 реализует контроль на четность результатов вычислений, подаваемых с регистра 4 через блок 11 на объект управлени . Блок 21 осуществл ет аварийное прерывание вычислени  алгоритмов от объекта с восстаг новлением .предыдущего состо ни  про-. цессора. Распределитель 20 вырабатывает пачки шестнадцатиразр дных единичных логических уровней дл  конвейерной обработки информации в блоке 1. Потребительска  программа находитс  в пам ти 9, обработка которой осуществл етс  при помощи счетчика 10. При обработке очередной команды счетчик 10 по адресным входам выбирает код указанной команды из пам ти 9-, При отсутствии в команде признаков условного и безусловного переходов код команды заноситс  в регистр 8. Далее указанный код дешифрируетс  дешифратором 7,результат дешифрации из которого с выхода счетчика 10 подаетс  на пам ть 6, откуда вырабатываетс  код настройки блока 1 на схемную реализацию оператора, соответствующего обрабатываемой команде. В случае, если блок 1 настраиваетс  на реализацию составного оператора, например Оператора сложени  - вычитани , при помощи формировател  16 по информации, подаваемой из пам ти 9 программы оЪуществл етс  идентификаци  одного оператора , например оператора сложени  . Если в обрабатываемой/команде содержитс  условие безусловного перехода, оно заноситс  в счетчик 10. Обрабатываемые операнды из блока 11 пода-. ютс  на блок 1 либо через пам ть 12, либо в режиме пр мого -дocтsшa непосредственно через элементы ИЛИ 14 и 15 и регистры2 и 3. Результаты вычислени ,снимаемые с блока 1, через регистр ,4 поступают на блок 19. После контрол  результата он подаетс  через блок 11 на объект и на пульт

13. Если результат промежуточный, он подаетс  в пам ть 12 и по желанию оператора - на пульт 13. Пульт 13 осуществл ет индикацию вводимой из объекта информации через блок-11, а также результатов вычислени  с блока 19 и вырабатывает услови  прерывани  и остановки, сформированные оператором . В блоке 21 по информационным входам блока 11 подаютс  услови  прерывани  от объекта, а также сигналы переполнени  с выхода блока 1. При выработке сигнала прерывани  через элемент ЙЛИ-ИЕ 17 блокируютс  элемент И 18 и счетчик 10. Выработанные распределителем 20 шестнадцатиразр д нне единичные логические уровни осуществл ют разделение обрабатываемых операндов в конвейере, а также служа дл  выработки сигналов управлени  вычислени ми в блоке 1.

, Таким образом, введение в периферийный процессор новых блоков и их св зей позвол ет значительно упростить его управление, повыша  тем самым быстродействие и надежность пред лагаемого устройства по сравнению с известными.

Claims (2)

1.Авторское свидетельство СССР 741269, кл. G Об F 15/00, 1978.

2.Авторское свидетельство СССР

525099, кл. G 06 F 15/00, 1975(прототип ).