SU1001146A1 - Многоканальное устройство дл приема дискретной информации - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть исполь-зовано в устройствах дискретной св зи и передачи информации.

Известно многоканальное устройство дл  приема информации, содержеицее в каждом канале входной элемент И, первый вход которого подключен к информационному входу устройства, второй вход соединен с управл ющим входом устройства, а выход с входом блока пам ти, выход которого подключен к информационному выходу устройства 1..

Недостатком этого устройства  вл 1етс  низка  надежность в работе.

Наиболее близким к изобретению по технической сущности  вл етс  многоканальное устройство дл  приема информации, содержащее в каждом ин .формацирнном канале входной элемент И, первый вход которого подключен к информационному входу устройства, второй вход соединен с управл ющим входом устройства, а выход - с входом блока Пам ти, выход которого подключен-к информационному выхбду устройства , схему сравнени , входы ,которой подключены к входу входного элемента И и выходу блока пам ти.

выход схемы сравнени  соединен свыходом элемента ИЛИ, -общим дл  всех каналов, выход которого св зан с выходом устройства t2.

Недостатками этого устройства  вл ютс  возможность зацикливани  работы по приему информации в случае чередовани :сбойных ситуаций, а также неопределённость момента считы10 вани  информации.

Цель изобретени  - повышение быстродействи  устройства путем одного повторного запроса - занесени  информации и определение момента готов15 ности устройства к приему новой информёщии .

Поставленна  цель достигаетс  тем, что в устройство дл  приема дискретной информацииг содержащее элемент

Claims (2)

1. 20 ИЛИ и в каждом информационном канале первый элемент И, выход которого .через блок пам ти соединен с первым входом элемента неравнозначности, выход которого подключен к соответ25 ствующему входу элемента ИЛИ, второй вход элемента неразнозначности объединен с первым входом элемента И и подключен к соответствующему информационному входу уст30 ройства, вторые входы элементов И всех информационных каналов объединены и подключены к первому управ л ющему входу устройства, введены триггер разрешени , элемент задержки и элемент И и в каждый информаци онный канал введены триггер выдачи, счетчик, второй и третий элементы И, элементы НЕ и элемент ИЛИ, вы|ХОД блока пам ти соединен через пер вый элемент НЕ с первым входом второго элемента И и непосредственно с первым входом третьего элемента И выход элемента неравнозначности сое динен через второй элемент НЕ с вто рым входом третьего элемента И и не посредственно со счетным входом сче чика, выход которого соединен с вто рым входом второго элемента И, выхо ды второго и TpeTbefo элементов И соединены с входами элемента ИЛИ, выход которого соединен с единичным входом триггера выдачи,выход которого соединен с соответствующим информационным выходом устройства, нулевые входы триггеров выдачии ус тановочные .входы счетч.иков всех информационных каналов объединены с единичным входом триггера разреше ни  и подключены к второму управл ю щему входу устройства, выход элемен та ИЛИ соединен с первым входом элемента И и через элемент задержки с нулевым входом триггера разрешени  выход которого соединен с вторым входом элемента И, выход которого соединен с запорным выходом устройг ства. На фиг. 1 изображена функциональ на  схема устройства; на фиг. 2 временна  диаграмма его работы. Устройство содержит в каждом информационном канале l-i- п элементы И 2-4, блок 5 пам ти, элемент б неравнозначности схемы сравнени , элементы НЕ 7 и 8, счетчик 9, элемент ИЛИ 10, триггер .11 выдачи. Кроме того, устройство содержит элемент ИЛИ 12, элемент И 13, элемент 14 задержки, триггер 15 разрешени . На фиг. 1 обозначены информа ционные входы , управл ющие входы 17 и 18, информационные выходы 19x|-19j,, запросный выход 20. Устройство работает следующим образом. Перед началом работы цикла записи новой информации на второй управл ющий вход 18 подаетс  сигнал, свидетельствующий об окончании считывани  информации на предыдущем такте работы устройства. Этот сигнал ycTat навливает в исходное состо ние триг гер 15 разрешени , двухразр дные счетчик 9 и триггеры 11 выдачи. Входна  информаци , представленна  в параллельном коде, через информационные входы , и входные элементы И 2 заноситс  в блоки 3 пам ти. Управление занесением информации осуществл етс  управл ющим сигналом внешнего устройства через управл ющий вход 17, который подают при получении сигнала об окончании считывани  предыдущей информации или при получении сигнала Запрос занесени  информации с выхода 20 устройства. Содержаща с  в блоках 5 пам ти информаци  сравниваетс  с входной информацией, поданной на информационные входы 16.(-16f,. В случае, когда в блоках 5 пам ти содержитс . инф.ормаци , совпадающа  с информацией на входах , на выходах 6 сравнени  сигналы отсутствуют и через открытые вторыми элементами НЕ 8 элементы И 4 информаци  из блока 5 пам ти через элементы ИЛИ 10 переписываетс  в.триггеры 11 выдачи. При несовпадении входной информации и содержащейс  в блоках 5 пам ти на выходах соответствующих схем 6 сравнени  возникают сигналы несоответстви . Эти сигналы проход т через элемент ИЛИ 12, открытый по второму входу элемент И 13 и используютс  внешним устройством как запрос на обслуживание - занесение новой информации в блоках 5 пам ти. Одновременно сигнал с выхода элемента ИЛИ 12 через элемент 14 задержки (на врем , необходимое дл  выдачи сигнала с элемента И 13) устанавливает триггер 15 разрешени  в нулевое состо ние и закрывает элемент И 13. Таким образом, в случае возникновени  второго сигнала несравнени  он не пройдет на выход 20 устройства . В младшем разр де счетчиков 9 тех каналов, в которых произошло несравнение, записываетс  единица. В триггеры 11 выдачи этих каналов информаци  из блоков 5 пам ти не записываетс . Если при приходе повторной информации в каналах, где в первый раз было несравнение, происходит совпадение вновь записан.ного кода в блоки 5 пам ти с кодом на входе устройства , то работа этих каналов анало- . гична описанной. При несовпадении вновь записанного кода в блоки 5 пам ти с кодом На входе устройства, повторный сигнал несравнени  с выхода схемы 6 сравнени  сдвигает единицу во второй разр д счетчика 9, и сигнал с выхода этого счетчика открывает элемент И 3, разреша  тем самым прохождение на перезапись в триггеры 11 выдачи через НЕ 7 и элемент ИЛИ 10 инверсной информации, хран щейс  в блоке 5 пам т-и. Считывание информации с триггеров 15 разрешени  может производить-i с  после двух тактов работы устройства . Диаграмма работы устройства приведена фиг. 2) дл  однократного сравнени  в первом канале 1 и двух кратного несравнени  во втором кана ле 12 . Сигнал на выходе схемы б сравнени  существует до момента очередного сравнени  вновь поступающих кодов. Устройство может быть использова но в качестве дешифратора, дл  чего в блоки пам ти с информационных вхо дов , заноситс  дешифрируема  комбинаци , и устройство переводитс  в режим ожидани . В момент дешиф рации отсутствие; сигнала на выходе 20 свидетельствует о совпадении кодов. Таким образом, предлагаемое устройство позвол ет повысить скорость приема информации путем только одного повторного запроса-занесени  информации, определить момент готовности устройства к приему новой информации , дает возможность получить достоверный код на выходе устройства при выходе из стро  блоков пам ти. Формула изобретени  Многоканальное устройство дл  приема дискретной информации, содер жащее элемент ИЛИ и в каждом информационном канале первый элемент И, выход которого через блок пам ти сое динен с первым входом элемента неравнозначности , выход которого подключен к соответствующему входу элемента ИЛИ, второй вход элемента неравнозначности объединен с первым входом элемента И и подключен к соот ветствующему информационному входу устройства, вторые входы элементов И всех информационных каналов объеди нены и подключены к первому управл ющему входу устройства, отличающеес  тем, что, с целью повышени  быстродействи  устройства, в него введены триггер разрешени , элемент задержки и элемент Нив каждый информационный канал введены триггер выдачи, счетчик, второй и третий элементы И, элементы НЕ и элемент ИЛИ, выход блока пам ти соединен . через первый элемент НЕ с первым входом второго элемента И и непосредственно с первьам входом третьего элемента И, выход элемента неравнозначности соединен через второй элемент НЕ с вторым входом третьего элемента И и непосредственно со счетным входом счетчика, выход которого соединен с вторым входом второго элемента И, выходы второго и третьего элементов И соединены с входами элемента ИЛИ, выход которого соединен с единичным входом триггера выдачи , выход которого соединен с соответствующим информационные выходом устройства, нулевые входы триггеров вьщачи и установочные входы счетчиков всех информационных каналов объединены с единичным входом триггера разрешени  и. подключены к второму управл ющему входу устройства, выход элемента ИЛИ соединен с первым входом элемента И и через элемент задержки с нулевым входом триггера разрешени , выход которого соединен с вторым входом элемента И, выход которого соединен с запросным выходом устройства, Источники информации, рин тые во внимание при экспертизе 1. Гольденберг Л.М, Импульсные цифровые устройства. М., Св зь, 973, с. 448.
2. 2. Авторское свидетельство СССР 610101, кл. б 06F 3/04, 1976 (прототип).

   вмл. htiatti

   Mriulotn I xf