SU763811A1

SU763811A1 - Устройство фазовой синхронизации

Info

Publication number: SU763811A1
Application number: SU762145824A
Authority: SU
Inventors: Валерий Павлович Верижников; Владимир Сергеевич Громов; Борис Иванович Панферов; Борис Яковлевич Фельдман
Original assignee: Институт Электронных Управляющих Машин
Priority date: 1976-06-19
Filing date: 1976-06-19
Publication date: 1980-09-15

Description

Изобретение относито к области вычислительной техники и автоматики Устройство предназначено дл работы в устройствах, где требуетс фазова коррекци информационных импульсов асинхронных каналов в зависимости от фазы импульсов задающего генерат ра или фазы опорных синхросигналов другого (базового) устройства, в устройствах асинхронной св зи процесса с другими блоками, например, запоминающими устройствами с произвольным или последовательным обраще нием. В таких устройствах сигнал ответа приобретает фазовую определенность с устройством опорной синхронизации. Известно устройство дл фазовой синхронизации, содержащее блок опор ной синхронизации, логические схемы блок запоминани , триггеры, блоки пам ти, счетчики f . Известно устройство фазовой синхронизации , содержащее блок опорной синхронизации, триггеры, блок стробировани , генератор, счетчик Ввиду того, что при таком типе син хронизации имеетс режим ожидани , характеризующийс отсутствие тактовых импульсов, она не пригодн дл использовани в устройствах, работающих с нескольким. асинхронными каналами св зи одновременно. Согласно извecтнo i устройству при одновременной работе с несколькими аси-йхроннымк каналаущ потребова.пось бы столько хче автономных задающих устройств опорной синхронизации, а также дополнительное буферное запоминакздее устройство. Недостатком известных устройств вл етс невозможность одновременной работы с несколькими асинхронными каналами. Целью изобретени вл етс обеспечение возможности одновременной работы С нескапькими асинхронными канал afли. Цель достигаетс тем, что устройство фазовой синхрониза ции, содержащее блок опорной синхронизации, один из выходов которого соединен с триггером, а другой - с одним из входов блока стробировани ,другой вход которого подсоединен к выходу триггера, снабжено блоком запоминани фазы, первым и вторым элементами совпадени , элементом ИЛИ и элементом задержки. Пpичe в.чод блока опорной синхронизации соединен с

динен с триггером, а другой - с одним из входов блока стробировани другой вход которого подсоединен к выходу триггера, отличающеес тем, что с целью обеспечени возможности одновременной работы с несколькими асинхронными кансшами, оно снабжено блоком запоминани фазы, первым и вторьлм элементами совпадени , элементом ИЛИ и элементом задержки, причем вход блока опорной синхронизации соединен с парным входом блока запоминани фазы, второй вход блока запоминани фазы соединен с первым вхдом первого элемента совпадени и

через элемент задержки с первым входом второго элемента совпадени , вторые входы первого и второго элементов совпадени соединены соответственно с единичным и нулевым выходами блока запоминани фазы, а выходы их подсоединены соответственно к первому и второму входам элемента ИЛИ, выход которого подсоединен к второму входу триггера.

Источники информации, прин тые во внимание при экспертизе

1.Авторское свидетельство СССР № 240749, кл. G 01 R 25/00, 1963.

2.Авторское свидетельство СССР № 243660, кл. G 01 R 25/00, 1964.

Выхад

Вход

9V---.piiiiiiinmm - -

rv

Ж

г.2

SZi/z.J

Claims

Устройство фазовой синхронизации, содержащее блок опорной синхронизации, один из выходов которого сое динен с триггером, а другой - с одним из входов блока стробирования, цругой вход которого подсоединен к выходу триггера, отличающееся тем, что с целью обеспечения возможности одновременной работы с несколькими асинхронными каналами, оно снабжено блоком запоминания фазы, первым и вторым элементами совпадения, элементом ИЛИ и элементом задержки, причем вход блока опорной синхронизации соединен с первым входом блока запоминания фазы, второй вход блока запоминания фазы соединен с первым входом первого элемента совпадения и через элемент задержки с первым’ входом второго элемента совпадения, вторые входы первого и второго элементов совпадения соединены соответственно с единичным и нулевым с выходами блока запоминания фазы, а выходы их подсоединены соответственно к первому и второму входам элемента ИЛИ, выход которого подсоединен к второму входу триггера.