SU1001082A1

SU1001082A1 - Number comparing device

Info

Publication number: SU1001082A1
Application number: SU813335187A
Authority: SU
Inventors: Михаил Алексеевич Дуда; Роман Алексеевич Дуда; Александр Алексеевич Столяров; Владимир Анатольевич Литаврин
Original assignee: Тернопольский Финансово-Экономический Институт
Priority date: 1981-09-10
Filing date: 1981-09-10
Publication date: 1983-02-28

Description

(54) УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ ЧИСЕЛ(54) DEVICE FOR COMPARING NUMBERS

Изобретение относитс к автоматике и вычислительной технике и может, быть использовано в цифровых системах контрол и обработки информации.The invention relates to automation and computing and can be used in digital information control and processing systems.

Известно.устройство дл сравнени чисел, содержащее счетчик, регистр сдвита , группы элементов И, схему сравнени , триггер, элементы И, ИЛИ, элемента задержки, шины управлени , информационный вход, шину сброса и вьшолн ю- ,Q щее выборку наибольшего или наименьшего из следующих друг за другом чисел, заданных последовательностью импульсов, или поеледовательным кодом, начина со старших разр дов |lj .A known device for comparing numbers that contains a counter, a register of twins, a group of elements AND, a comparison circuit, a trigger, elements AND, OR, a delay element, a control bus, an information input, a reset bus, and a sample of the largest or smallest consecutive numbers given by a sequence of pulses, or by a positive code, starting with the upper order bits | lj.

Однако это устройство не может осуществл ть выборку наибольшего или наименьшего из следующих друг за другом чисел, заданных последовательным кодом, начина с младших разр дов.. - 20However, this device cannot sample the largest or smallest of consecutive numbers given by a sequential code, starting with the least significant bits. - 20

Наиболее близким к предлагаемому по техническому решению вл етс устройство дл сравнени чисел, содержащееClosest to the proposed technical solution is a device for comparing numbers, containing

счетчик, регистр сдвига, группы элементов И, схему сравнени ,, триггеры, -элементы И, ИЛИ, элемент неравнозначности , элементы задержки, информационный вход, шины управлени , сброса, выходы схемы сравнени , информационный вход устройства соединен с первыми входами первого и второго элементов И, вторые входы которых подключены соответственно к первым и вторым шинам управлени устройства, выход второго элемента И подключен к информационному входу регистра сдвига, а выход первого элемента И соединен с информационным входом счетчика, выходы счетчика соединены с первой группой входов схе-. мы сравнени и информационными входами первой группы элементов И, выходы которых подключены к входам регистра сдвига, выходы которого соединены с второй группой входов схемы сравнени и с информационными входами второй труппы элементов И, выходы которых подключены к входам счетчика, первый и второй выходь схемы сравнени соединены е первыми входами третьего и четвертого элементов И, вторые вЗсоды которых соединены соответственно с третьей и четвертой шинами управлени устройства, а шина сброса устройства подключена к третьим входам третьего и четвертого элементов И и к первому входу п того элемента И и через первый элемент задержки - к первым входам шестого ti седьмого элементов И и к входу установки в единичное состо ние первого триггера , инверсный вход которого подключен к первому входу . первого элемента ИЛИ , выхода / третьего и четвертого элементов И соединены с вторым и третьим входами первого элемента ИЛИ соответственно выход Первого элемента ИЛИ подключен к первым входам восьмого и дев того элементов И, вторые входы седьмого и . дев того элементов И соединены с второ шиной управлени устройства, вторые вхо , шестого и восьмого элементов И соецинены с первой шиной управлени устройства, выход дев того элемента И через второй элемент задержки подключен к управл ющему входу второй группы элементов И, .выходы седьмого и восьмого элементов И соединены с входами второго элемента ИЛИ, выход которого подключен к входу установки в нулевое состо ние регистра сдвига, выходы шестого и дев того элементов И соединены с входами третьего элемента ИЛИ, выход которого подключен к входу установки в нулевое состо ние счетчика, а выход восьмого элемента И соединен. с nepBbnvi входом четвертого элемента ИЛИ, выход которого подключе через третий элемент задержки к управj л оюшему входу первой группы элементов И ; информационный вход устройства соединен с первыми входами дес того элемента И и элемента неравнозначности, выход регистра сдвига соединен с первы входом одиннадцатого элемента И и с вт рым входом элемента неравнозна шости, выход которого подключен к вторым входам дес того и одиннадцатого элементов И выходы которых соединены соответственно с входами установки в единичное и нулевое состо ни второго триггера, пр мой выход второго триггера и четверта шина управлени устройства соедине- ны соответственно с первым и вторым входами двенадцатого элемента И, инверс ный выход второго триггера и треть шина управлени устройства соединены соответственно с первым и вторым входами тринадцатого элемента И, третьи и четвертые входы двенадцатого и тринадцатого элементов И соединены шиной сброса устройства и п той шиной управлени устройства, а выходы этих элементов И подключены к четвертым и п тым входам первого элемента ИЛИ соответственно, шеста шина управлени устройства соединена с четвертыми входами третьего и четвертого элементов И, а п та шина управлени устройства и выход первого элемента задержки подключены к входам четырнадцатого элемента И, выход которого подключен к второму входу четвертого элемента ИЛИ Г 2 J . При таком схемном решении известное устройство дл сравнени осушествл ет выборку наибольшего или наименьшего следующих друг за другом чисел, заданных только последовательност ми импульсов , или последовательным кодом, начина только с младших или только со. старших разр дов. Однако это устройство не может осуществл ть выборку наиболь шего или наименьшего из следующих друг за другом чисел в том случае, если одно число задано одним кодом, а другое другим кодом (например, если одно число задано последовательностью импульсов, другое- последовательным позиционным кодом, начина со старших разр дов, а третье число - последовательным позиционным кодом, начина с младших разр дов ). Вместе с тем устройство содержит большое количество оборудовани . Цель изобретени - расширение области применени устройства за счет обеспечени возможности сравнени чисел, представленных различными кодами, и .упрощение устройства. Поставленна цель достигаетс тем, что в устройстве дл сравнени чисел, содержащем счетчик, регистр сдвига, схемы сравнени , группы элементов И, триггеры, элементы И, ИЛИ, элементы задержки, причем информационный вход устройства соединен с первыми входами первого и второго элементов И, первый вход задани режима устройства подключен к вторым входам первого и второго элементов И, выход первого элемента И соединен с входом счетчика, выходы которого подключены к входам первой группы , схеми сравнени и элементов И первой группы, выходы которых соединены с информационными входами регистра сдвига , выходы которого подключен. к входам второй группы схемы сравнени и к входам первой группы элементов И второй группы, выходы которых соединены с установочными входами счетчика, вход сброса устройства подключен к первым входам третьего, четвертого, п того, шестого и седьмого элементов И и через первый элемент задержки с первыми входами восьмого и дев того элементов И и с входом уста новки в единичное состо ние первого.триггера, инверсный выход которого подключен к второму входу седьмого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, выход которого подключен к первым входам дес того и одиннадцато го элементов И, выходы которых соедине ны с Первыми входами второго и третьего элементов ИЛИ соответственно, первый вход задани режима устройства под ключен к вторым входам восьмого и дес того элементов. И, выходы которых сое динены с вторыми входами третьего и второго элементов ИЛИ соответственно, выход второго элемента ИЛИ подключен к входу установки в нулевое состо щие регистра сдвига и череа второй элемент задержки - к входам второй группы элем тов И первой группы, выход третьего эле мента ИЛИ соединен с входом установки в нулевое состо ние счетчика через третий элемент задержки - с входами второй группы элементов И, первый .выход схемы сравнени подключен к второму входу четвертого элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, второй выход схемы сравнени подключен к второму входу третьего и п того элементов И, вькод которого подсое динен к третьему входу первого элемента ИЛИ, второй вход задани режима устройства подключен к третьим входам четвертого и третьего элементов И, выхо которого соединен с четвертым входом первого элемента ИЛИ, третий вход задани режима устройства подключен к треть ему входу п того элемента И и к втором входу шестого элемента И, выход которог соединен с п тым входом первого элемента ИЛИ, четвертый вход задани режима устройства соединен с первыми входами четвертого элемента ИЛИ и двенадцатого элемента И, выход которого подключен к управл ющему входу регистр сдвига, п тый вход задани режима устройства соединен с первым входом тринад цатого элемента И и с вторым входом четвертого элемента ИЛИ, выход которог подключен к вторым входам дев того и одиннадцатого элементов И и к четвертым входам четвертого и п того .элементов И, выход первого элемента задержки соединен с входом установки в нулевое состо ние второго триггера, инверсный выход которого подключен к третьему входу второго элемента И, выход которого соединен с установочным входом счетчика и с входом установки в единичное состо щие второго триггера, пр мой выход которого подключен к третьему входу .первого элемента И, информационный вход устройства соединен с вторыми входами двенадцатого и тринадцатого элементов И, первый выход схемы сравнени подключен к третьему входу шестого элемента И, первый вход задани режима устройс-гва соединен с четвертыми входами тре тьего и шестого элементов И.. На чертеже представлена блок«;5сема устройства дл сравнени чисел. Устройство дл сравнени чисел содержит счетчик 1, регистр 2 сдвиг-а, группы элементов И 3 и 4, схему 5 сравнени , триггеры 6 и 7, элементы И 8-20, эле .менты ИЛИ 21-24, элементы 25-27 задержки, информещионный вход 28, входы 29-33 задани режима, вход 34 сброса, выходы 35 и 36 схемы 5 сравнени . Устройство дл сравнени чисел работает следующим образом, . В исходном состо нии счетчик 1 и регистр 2 сдвига свободнЦ, а триггеры 6 и 7 - в нулевом состо нии. При этом на инверсных выходах триггеров 6 и 7 есть единичные сигналы. Пусть на входе 33 задани режима есть единичный сигнал выборки меньшего числа, а на входе 31 згщани режима единичный потенциал, указывающий, что на информационный вход 28 устройства поступает первое число, заданное последовательностью импульсов. Первый импульс первого числа, поступающего на информационный вход 28 устройства, проходит через элемент И 11 и устанавливает в счетчике 1 число 000,„001, а также устанавливает триггер 7 в единичное состо ние. Второй и последующий импульсы- этого числа через элемент И 10 записываютс в счет-i чик 1, а сигнал сброса поступающий после первого числа на вход 34 сброса, через элемент И 16, управл емый нулевым выходом триггера 6, и через элементы ИЛИ 24, И 17 и ИЛИ 21 устанавливает регистр сдвига 2 в нулевое состо ние. Затем импульс с выхода элемента ИЛИ 21 через элемент 25 зa цepжки переписьгоает содержимое счетчика 1 в регистр 2 сдвига. Вместе с тем сигнал сброса, поступающий после первого чиспа на вход 34 сброса, через элемент 27 задержки устанавливает триггер 6 в единичное состо ние, а триггер 7 - в нулевое состо5шие . Далее импульс с вькода элемен та 27 задержки проходит через элементы И 19 и ИЛИ 23 и устанавливает счетеик 1 в нулевое состо5шие, а затем через элемент 26 задержки переписывает содержимое регистра2 сдвига в счетчик 1 В случае, если на информационный вход 28 устройства поступает первое число,, заданное последовательным позиии онньпи кодом,начина со старших разр дов , тр на шине 30 задани режима должен быть единичный потенциал. При этом первое число через элемент И 9 записьь ваетс в регистр 2 сдвига, в котором сдвиг осуществл етс влево. Так как в счетчике 1 - нулевое число, а в регистре 2 сдвига - первое число, то на выходе 36 схемы; сравнени будет нулевой, а на В1.1ходе 35 - единичный сигналы. Сигнал сброса, поступающий после первого числа на вход 34 сброса, через элемент И 16, управл емый нупевътм выходом триггера 6, через элементы ИЛИ 24, И 18 и ИЛИ 23 устанавливает очетч1Ж 1 в нулевое срсто5шие. Затем импульс с выхода элемента ИЛИ 23 через элё менты 26 задержки переписывает содержимое регистра 2 сдвига.в счетчик 1. Вместе с тем сигнал сброса, поступающий после первого числанавход 34 сброса, через элемент 27 задержки уста навливает триггер 6 в единичное состо ние . Далее импульс с выхода элемента 27 задержки проходит через элементы И 20 и ИЛИ 21 и устанавливает регистр 2 сдвига в нулевое состо$шие, а затем через элемент 25 задержки переписывает содержимое счетчика 1 в регистр 2 сдви га. Если на информационный вход 28 устро ства поступает первое число, заданное последовательным позиционным кодом, начина с младших разр дов, то на шине 29 задани режима должен быть единичный потенциал. При этом первое число, поступающее на информационный вход 28 через элемент И ,8 записьгоаетс в регистр , 2. сдвига, в котором сдвиг осуществл етс вправо. Сигнал сброса, поступа ющий после этого числа, осуществл ет в устройстве ту же последовательность дей ствий , что и ДЛЯ; первого числа, заданного последовательным кодом начина со старших разр дов. Если второе число задано последоватега ностью импульсов, то на шине 31 задани режима должен быть единичный потенциал. При этом первый импульс второго числа, поступающего на информационньй вход 28 устройства, проходит через элемент И 11 и устанавливает в счетчшсе 1 число 000...001, а также устанавливает триггер 7 в единичное состо ние. Второй и последующий импульсы этого числа через элем QIT И 10 записываютс в счетчик 1. Если второе число окажетс меньше или равно первому числу, записанному в регистре 2 сдвига, на выходе 35 схемы 5 сравнени будет единичный, а на выходе. 36 - нулевой сигналы. Поступающий после числа на вход 34 сброса сигнал сброса через элементы И 15, ИЛИ 24, И 17 и ИЛИ 21 устанавливает регистр 2 сдвига в исходное положение, а затем через элемент задер :ки 25 переписьюает число, наход щеес в счетчике 1, в регистр 2 сдвига. Вместе с тем сигнал сброса, поступающий после второго числа на вход 34 сброса, проходит через элемент 27 задержки, элементы И 19 и ИЛИ 23 и устанавливает счетчик 1 в нулевое состо ние, а через элемент 26 задержки переписывает содержимое регистра 2 сдвига в счетчик 1. В случае, если второе число больше первого числа, записанного .в регистре 2 сдвига, то на выходе 35 схемы 5 сравнени 6уд;.эт нулевой, а на выходе 36 - единичный сигналы. Сигнал сброса, поступающий после второго числа на вход 34 сброса, только через элемент 27 задержки, элементы И 19 и ИЛИ 2.3 устанавливает счетчик 1 в .нулевое сое- то5шие, а затем через элемент 26 задер ски переписывает содержимое регистра 2 сдвига в счетчик 1. Если второе число.задано последовательным кодом, начина со старщих разр дов , то на щине 30 задани режима должен быть един1ршый потенциал. Второе число, поступающее на информационный вход 28, через элемент И 9 записываетс в регистр 2 сдвига, в котором сдвиг осуществл етс влево. Если второе число окажетс больше или равно первому числу, записанномз вcounter, shift register, AND group, comparison circuit, triggers, AND, OR elements, inequality element, delay elements, information input, control buses, reset, comparison circuit outputs, device information input connected to the first inputs of the first and second elements And, the second inputs of which are connected respectively to the first and second control buses of the device, the output of the second element AND is connected to the information input of the shift register, and the output of the first element I is connected to the information input of the counter, you ode counter connected with a first group of inputs scheme. we are compared and the information inputs of the first group of elements AND whose outputs are connected to the inputs of the shift register, the outputs of which are connected to the second group of inputs of the comparison circuit and the information inputs of the second group of elements AND whose outputs are connected to the inputs of the counter, the first and second outputs of the comparison circuit are connected e the first inputs of the third and fourth elements And, the second vosdy which are connected respectively to the third and fourth bus control device, and the device reset bus is connected to the third inputs t of the first and the fourth element I and through the first delay element to the first inputs of the sixth ti of the seventh elements I and to the input of the first trigger in the unit state, the inverse input of which is connected to the first input. The first element OR, the output / third and fourth elements AND are connected to the second and third inputs of the first element OR, respectively, the output of the First element OR is connected to the first inputs of the eighth and ninth elements AND, the second inputs of the seventh and. The ninth elements are connected to the second control bus of the device, the second inputs of the sixth and eighth elements are connected to the first control bus of the device, the output of the ninth element is And through the second delay element connected to the control input of the second group of elements And the seventh and eighth elements elements AND are connected to the inputs of the second element OR, the output of which is connected to the input of the installation in the zero state of the shift register, the outputs of the sixth and ninth elements AND are connected to the inputs of the third element OR whose output is Fitting to the input of a zero state of the counter, and the output of the eighth AND gate is connected. with nepBbnvi input of the fourth OR element, the output of which is connected through the third delay element to the control input of the first group of AND elements; the information input of the device is connected to the first inputs of the tenth element I and the inequality element; the output of the shift register is connected to the first input of the eleventh element I and to the second input of the unequality element whose output is connected to the second inputs of the tenth and eleventh elements And whose outputs are connected respectively with the installation inputs in the single and zero states of the second trigger, the direct output of the second trigger and the fourth control bus of the device are connected to the first and second inputs, respectively And the inverse output of the second trigger and the third control bus of the device are connected respectively to the first and second inputs of the thirteenth element AND, the third and fourth inputs of the twelfth and thirteenth elements And are connected to the device reset bus and the fifth control bus of the device, and the outputs of these elements AND connected to the fourth and fifth inputs of the first element OR, respectively, the sixth control bus of the device connected to the fourth inputs of the third and fourth elements AND, and the fifth bus control of the device and and output of the first delay element connected to inputs of the fourteenth AND gate whose output is connected to the second input of the fourth OR gate G 2 J. With such a circuit design, a known device for comparing samples of the highest or lowest consecutive numbers given only by sequences of pulses, or by a sequential code, starts only from the lowest or only from. older bits However, this device cannot sample the highest or lowest of consecutive numbers if one number is given by one code and another by another code (for example, if one number is given by a sequence of pulses, the other by a sequential positional code, with the higher bits, and the third number - a sequential positional code, starting with the lower bits). However, the device contains a large amount of equipment. The purpose of the invention is to expand the field of application of the device by making it possible to compare the numbers represented by different codes, and to simplify the device. The goal is achieved by the fact that in the device for comparing numbers, containing a counter, shift register, comparison circuits, groups of elements AND, triggers, elements AND, OR, delay elements, the information input of the device connected to the first inputs of the first and second elements AND the input of the device mode setting is connected to the second inputs of the first and second elements AND, the output of the first element AND is connected to the input of the counter, the outputs of which are connected to the inputs of the first group, the comparison circuit and the elements AND the first group whose outputs s are connected to the data inputs of the shift register, whose outputs are connected. to the inputs of the second group of the comparison circuit and to the inputs of the first group of elements AND the second group, the outputs of which are connected to the installation inputs of the counter, the device reset input is connected to the first inputs of the third, fourth, fifth, sixth and seventh elements And through the first delay element with the first the inputs of the eighth and ninth elements And with the input of the installation in a single state of the first trigger, the inverse output of which is connected to the second input of the seventh element And, the output of which is connected to the first input of the first element OR, o d is connected to the first inputs of the tenth and eleventh of the AND, whose output is connected us to the first input of the second and third elements or, respectively, the first input device specifying a mode key to second inputs of the eighth and tenth elements. And, the outputs of which are connected to the second inputs of the third and second elements OR, respectively, the output of the second element OR is connected to the installation input to the zero-contained shift register and through the second delay element to the inputs of the second group of elements AND of the first group, the output of the third element OR is connected to the input of the installation in the zero state of the counter through the third delay element - with the inputs of the second group of elements AND, the first output of the comparison circuit is connected to the second input of the fourth element AND, the output of which is connected to the second input The first OR element, the second output of the comparison circuit is connected to the second input of the third and fifth AND elements, the code of which is connected to the third input of the first OR element, the second input of the device mode setting is connected to the third inputs of the fourth and third AND elements, the output of which is connected to the fourth the input of the first element OR, the third input of the device mode setting is connected to the third input of the fifth AND element and to the second input of the sixth AND element, the output of which is connected to the fifth input of the first OR element, the fourth input of the task device mode is connected to the first inputs of the fourth OR element and the twelfth AND element, the output of which is connected to the control input of the shift register, the fifth input of the device mode setting is connected to the first input of the thirteenth element AND, and the second input of the fourth OR element, which is connected to the second inputs of the ninth and eleventh And elements and to the fourth inputs of the fourth and fifth And elements, the output of the first delay element is connected to the setup input to the zero state of the second trigger, the inverse output of which It is connected to the third input of the second element I, the output of which is connected to the installation input of the counter and to the installation input to the unit consisting of the second trigger, the direct output of which is connected to the third input of the first element I, the information input of the device is connected to the second inputs of the twelfth and thirteenth And elements, the first output of the comparison circuit is connected to the third input of the sixth And element, the first input of the device mode setting is connected to the fourth inputs of the third and sixth And elements. The drawing shows the block "; 5sema device for comparing the numbers. The device for comparing numbers contains counter 1, register 2 shift-a, group of elements AND 3 and 4, circuit 5 comparison, triggers 6 and 7, elements AND 8-20, elements OR 21-24, elements 25-27 of delay, informatsionion input 28, mode setting inputs 29-33, reset input 34, outputs 35 and 36 of the comparison circuit 5. The device for comparing numbers works as follows,. In the initial state, counter 1 and shift register 2 are free, and triggers 6 and 7 are in the zero state. At the same time on the inverse outputs of the triggers 6 and 7 there are single signals. Let there be a single sampling signal of a smaller number at the mode setting input 33, and a single potential at the mode input 31 indicating that the device information input 28 receives the first number specified by a sequence of pulses. The first impulse of the first number arriving at the information input 28 of the device passes through the element 11 and sets in the counter 1 the number 000, 001, and also sets the trigger 7 to the one state. The second and subsequent pulses of this number through the element And 10 are recorded in the count-i tick 1, and the reset signal received after the first number at the input 34 of the reset, through the element 16, controlled by the zero output of trigger 6, and through the elements OR 24, AND 17 and OR 21 sets shift register 2 to the zero state. Then the pulse from the output of the element OR 21 through the element 25 at the tail of the census records the contents of counter 1 into the shift register 2. At the same time, the reset signal, which arrives after the first numeric input to the reset input 34, through the delay element 27 sets the trigger 6 to the one state, and the trigger 7 to the zero state. Next, the pulse from the decode delay's 27 code passes through the AND 19 and OR 23 elements and sets the count 1 to zero, and then the delay element 26 overwrites the contents of the shift register 2 to counter 1 In case the first input to the information input 28 of the device , given by the sequential position of the code, starting from the higher bits, tr on the bus 30 of the task mode must be a single potential. In this case, the first number through the element 9 is written to the shift register 2, in which the shift is to the left. Since in the counter 1 - the zero number, and in the shift register 2 - the first number, then at the output 36 of the circuit; the comparison will be zero, and on B1.1, input 35 - a single signal. The reset signal, arriving after the first number at the reset input 34, through the AND 16 element, controlled by the trigger output 6 of the trigger, through the OR elements 24, AND 18 and OR 23 sets the length of 1. Then the pulse from the output of the element OR 23 through delay elements 26 rewrites the contents of shift register 2 into counter 1. At the same time, the reset signal received after the first reset 34 is reset through delay element 27 sets trigger 6 to one. Next, the pulse from the output of delay element 27 passes through elements AND 20 and OR 21 and sets the shift register 2 to zero states, and then through the delay element 25 rewrites the contents of counter 1 to shift register 2 ha. If the first number specified by the sequential positional code, starting with the lower bits, arrives at the information input 28 of the device, then the mode setting bus 29 must have a single potential. In this case, the first number arriving at information input 28 through the element And, 8 is written into the register, 2. shift, in which the shift is performed to the right. The reset signal, arriving after this number, performs the same sequence of actions in the device as FOR; the first number given by the sequential code starting with the higher bits. If the second number is given by a sequence of pulses, then on the bus 31 of the mode setting there must be a single potential. At the same time, the first impulse of the second number arriving at the information input 28 of the device passes through the element 11 and sets in 1 the number 000 ... 001, and also sets the trigger 7 into one state. The second and subsequent pulses of this number through the elements QIT AND 10 are recorded in counter 1. If the second number is less than or equal to the first number recorded in shift register 2, the output 35 of the comparison circuit 5 will be one, and the output. 36 - zero signals. The reset signal arriving after the reset input 34 through the AND 15, OR 24, AND 17 and OR 21 elements sets the shift register 2 to the initial position, and then through the delay element: Ki 25 rewrites the number in counter 1 to the register 2 shear. At the same time, a reset signal, arriving after the second number at the reset input 34, passes through delay element 27, elements 19 and OR 23 and sets counter 1 to the zero state, and through delay element 26 rewrites the contents of shift register 2 into counter 1. If the second number is greater than the first number recorded in shift register 2, then the output 35 of the comparison circuit 5 is 6ud ;.this zero and the output 36 is a single signal. The reset signal, arriving after the second number on the reset input 34, only through delay element 27, elements 19 and OR 2.3 sets counter 1 to the zero state, and then through element 26 delays copying the contents of shift register 2 into counter 1. If the second number is set by a sequential code, starting with the most significant bits, then on the pin 30 of the mode assignment there must be a single potential. The second number, arriving at information input 28, through the element 9 is written to the shift register 2, in which the shift is to the left. If the second number is greater than or equal to the first number written in

счетчике 1, то на выходе 35 схемы 5 сравнени будет ед1шичньй, а на выходе 36 - нулевой сигналы. Сигнал сброса, поступающий после второго числа на вход 34 сброса, только через элемент 27 задержки., элементы И 20 и ИЛИ 21 устанавливает регистр 2 сдвига в нулевое состо ние, а затем через элемент 25 задержки переписывает содержимое счетчика 1 в регистр 2 сдвига.the counter 1, then the output 35 of the comparison circuit 5 will be ed1, and the output 36 will have zero signals. The reset signal, arriving after the second number at the reset input 34, only through delay element 27, AND 20 and OR 21 sets the shift register 2 to the zero state, and then through the delay element 25 rewrites the contents of counter 1 to shift register 2.

В случае, если второе число меньше первого числа, записанного в счетчике 1, то на выходе 35 схемы 6 сравнени будет нулевой, а на выходе 36 - единичный сигналы. Поступающий после числа на вход 34 сброса .сигнал сброса через элементы И 14, ИЛИ 24, И 18 и ИЛИ 21 устанавливает счетчик 1 в исходное положение, а затем через элемент 26 задержки переписывает содержимое ре- гистра 2 сдвига в счетчик 1. Далее сигнал сброса через элемент 27 задержки , элементы И 20 и ИЛИ 21 устанавливает регистр 2 сдвига в нулевое состо ние , а затем через элемент 25 задержки переписывает содержимое счетчика 1 в регистр 2 сдвига.If the second number is less than the first number recorded in the counter 1, then the output 35 of the comparison circuit 6 will be zero, and the output 36 will be a single signal. The reset signal coming in after the number 34 of the reset input. Through the elements AND 14, OR 24, AND 18 and OR 21 sets the counter 1 to the initial position, and then through the delay element 26 writes the contents of the shift register 2 into counter 1. Then the reset signal through delay element 27, AND elements 20 and OR 21 sets the shift register 2 to the zero state, and then through delay element 25 writes the contents of counter 1 to shift register 2.

Если второе число задано последовательным кодом, начина с младших разр дов , то на шине 29 зада}1и режима должен быть единичный потенциал.If the second number is given by a sequential code, starting with the lower bits, then on the bus 29 of the set} 1 mode there must be a single potential.

Второе число, поступающее на информационный вход 28, через элемент И 8 записываетс в регистр 2 сдвига, в котором сдвиг осуществл етс вправо. Сиг нал сброса, поступающий после этого числа, осуществл ет в устройстве ту же последовательность действий, что и сигнал сброса после второго числа, заданного последовательным кодом, начина со старших разр дов.The second number arriving at the information input 28, through the element 8, is written to the shift register 2, in which the shift is to the right. The reset signal, arriving after this number, performs the same sequence of actions in the device as the reset signal after the second number specified by the sequential code, starting with the highest bits.

Далее устройство работает аналогичн описанному.Further, the device operates similar to that described.

В результате в счетчике 1 (регистре 2 сдвига) будет наименьшее из следующих друг за другом чисел, заданных число-импульсным способом, или последовательным позиционным кодом, начи .на со старших или младших разр дов. As a result, in counter 1 (shift register 2) there will be the smallest of the consecutive numbers given by the pulse number method, or the sequential positional code, starting with the highest and lowest bits.

Пусть на шине 32 установки режимаLet the bus 32 mode settings

счета единичный потенциал выборки большего числа, При этом при соответствующ потенциалах на шинах 29-31 задани режима запись чисел в счетчик 1 или регистр 2 сдвига осуществл етс так, как и при выборке меньшего числа. Сигнал сброса, поступающий после первого числа, осуществл ет в устройству ту жеCounting the unit potential of sampling a larger number. At the same time, with the corresponding potentials on the buses 29-31 of the mode setting, the numbers are written to the counter 1 or the shift register 2 in the same way as when sampling a smaller number. The reset signal, arriving after the first number, performs in the device the same

последовательность действий, что и дл первого числа дл случа выборки меньшего числа.-. the sequence of actions as for the first number for the case of sampling a smaller number.

Если второе число, заданное число«импульсным способом, окажетс меньше vmvi равно первому числу, записанному в регистре 2 сдвига, то на выходе 35 схемы 5 сравнени будет единичный, а на выходе 36 - нулевой сигналы. Поступающий после числа на вход сброса 34 сигнал сброса только через элемент 27 . задержки, элементы И 19, ИЛИ 23 устанавливает счетчик 1 в нулевое состо ние , а затем через элемент 26 задержки переписывает содержимое регистра 2 сдвига в счетчик 1.If the second number, the specified number in a pulsed manner, is less than vmvi is equal to the first number recorded in shift register 2, then the output 35 of the comparison circuit 5 will be one, and the output 36 will have a zero signal. Coming after the number to the reset input 34 reset signal only through the element 27. delays, elements AND 19, OR 23 sets counter 1 to the zero state, and then via delay element 26 overwrites the contents of shift register 2 into counter 1.

В случае, если второе число, заданное .число-импульсным способом, болыие первого числа, записанного в регистре 2 сдвига, то на выходе 35 схемы 5 сравнени будет нулевой, а на выходе 36 единичный сигналы. Сигнал сброса, поступающий после второго числа на вход сброса 34, через эле.менты И 12, ИЛИ 24, И 17 и ИЛИ 21 устанавливает регистр 2 сдвига в исходное состо ние, а затем через элемент 25, задержки переписывает число, наход щеес в счетчике 1, в регистр 2 сдвига. Вместе с тем сигнал сброса, поступающий после второго числа на вход 34 сброса, проходит через элемент 27 задержки, элементъ И 19 и ИЛИ 23 к устанавливает счетчик 1 в нулевое состо ние, а затем через элемен 26 задержки переписывает содерж1шое регистра 2 сдвига в счетчик 1.In case the second number specified by the pulse number method is larger than the first number recorded in shift register 2, then the output 35 of the comparison circuit 5 will be zero, and the output 36 will have a single signal. The reset signal, arriving after the second number on the reset input 34, through the elements AND 12, OR 24, AND 17 and OR 21 sets the shift register 2 to the initial state, and then through the element 25, the delay rewrites the number in the counter 1, in register 2 shift. At the same time, a reset signal, arriving after the second number at the reset input 34, passes through delay element 27, elements 19 and OR 23 sets the counter 1 to the zero state, and then rewrites the contents of the shift register 2 to counter 1 through delay element 26 .

Если второе число, заданное последовательным позиционным кодом, начина со старших разр дов, окажетс больще или равно первому числу, записанному в счетчике 1, то на выходе 35 схемы 5 сравнени будет единичный, а на выходе 36 - йулевой сигналы. Сигнал.сброса, поступающий после второго числа на вход 34 сброса, через элементы И 13, ИЛИ 24, И 18 и ИЛИ 23 устанавливает I счетчик 1 в исходное состо ние, а затем через элемент 26 за цержки переписьшает содержимое регистра 2 сдвига в счетчик 1. Далее этот сигнал сброса через эле- .мент 27 задержки, элементы И 20 и ИЛИ 21 устанавливает регистр 2 сдвига в нулевое состо ние, а затем через эле- мент 25 задержки переписывает содержимое счетчика 1 в регистр 2 сдвига.If the second number specified by the sequential positional code, starting with the higher bits, is greater than or equal to the first number recorded in counter 1, then the output 35 of the comparison circuit 5 will be single, and the output 36 will receive a zero signal. A reset signal arriving after the second number at the reset input 34 through AND 13, OR 24, AND 18, and OR 23 sets I counter 1 to its initial state, and then through element 26, the register records the contents of the shift register 2 into counter 1 Next, this reset signal via delay element 27, elements AND 20 and OR 21 sets shift register 2 to the zero state, and then, using delay element 25, overwrites the contents of counter 1 into shift register 2.

В случае, если второе число, заданное последовательным позициол)1ым кодом начина со старших разр5щоп, мс}1ьщо перIn case the second number, given by the consecutive position) is the 1st code, starting with the highest order, ms} 1

вого числа, записанного в счетчике 1, то на выходе 35 схемы 5 сравнени будет нулевой, а на выходе 36 - единичный сиг налы. Поступающий после второго числа .сигнал сброса только через емент 27 задержки, элементы И 2О и ИЛИ 21 устанавливает регистр 2 сдвига в нулевое состо5шие, а затем через элемент 25 задержки пёренисьтает содержимое счетчика 1 в регистр 2 сдвига.number recorded in the counter 1, then the output 35 of the comparison circuit 5 will be zero, and the output 36 - a single signal. The reset signal arriving after the second number is only through the delay 27, the AND 2O and OR 21 elements set the shift register 2 to zero, and then the delay counter 25 moves the contents of the counter 1 to the shift register 2.

Если второе число задано последовательным позиционным кодом, начина с младших разр дов, то сигнал сброса, поступающий после этого числа, осуществл ет в устройстве ту же последовательность действий, что и сигнал сброса после второго числа, заданного последовательным кодом, начина со старших разр дов.If the second number is specified by a sequential positional code, starting with the least significant bits, then the reset signal, arriving after this number, performs the same sequence of actions in the device as the reset signal after the second number, given by the sequential code, starting with the higher bits.

Далее устройство работает аналогично описанному.Next, the device works as described.

В результате в .счетчике 1 регистра 2 сдвига будет наибольшее из следующих друг за другом чисел, заданных числоимпульсным способом или последовате ь ным позиционным кодом, начина со стар ших или младших разр дов.As a result, in the counter 1 of register 2, the shift will be the largest of the consecutive numbers given by the number-pulse method or the sequential positional code, starting with the highest and lowest bits.

Область применени предлагае.мого устройства шире по сравнению с устройством-прототипом , так как устройство вьшолн ет выборку наибольшего или наименьшего из следующих друг за другом чисел в том случае, если одно число задано одним кодом, а другое - другим кодом (например, если одно число задано последовательностью импульсов, другое последовательным позиционным кодом, начина со старших разрадов, а третье число - последовательным позиционным кодом, начина с младших разрадов). Вместе с тем предлагаемое устройство содержит на один элемен1 И и на один элемент неравнозначности меньше по сравнению с прототипом. За счет этого расширена сфера применени устройства дл сравнени чисел, а также упрощено само устройство сравнени .The scope of the proposed device is broader than that of the prototype device, since the device performs a sample of the largest or smallest of consecutive numbers if one number is given by one code and the other by another code (for example, one the number is given by a sequence of pulses, another by a sequential positional code, starting from the higher bits, and the third number — by a sequential positional code, starting from the younger bits). At the same time, the proposed device contains one And 1 element and one less unequal element compared with the prototype. Due to this, the scope of the device for comparing numbers is expanded, and the comparison device itself is also simplified.

Предлагаемое устройство рекомендуетс к использованию в различных системах контрол и обработки информации, в частности в тех специализированных системах контрол и обработки информации , где одна сравниваема информаци может быть задана одним кодом, а друга - другим кодом. Устройаггво может быть реализовано на микросхемах различных серий. Таким образом, устройство выполн ет выборку наибольшего или наименьшего из следующих друг за другом чисел, заданных последовательностью импульсов или последовательным кодом, начина с младших или старших разр дов, и может использоватьв в цифровых системах контрол и обработки информации.The proposed device is recommended for use in various information monitoring and processing systems, in particular, in those specialized information monitoring and processing systems, where one comparable information can be specified by one code, and another - by another code. The device can be implemented on chips of various series. Thus, the device samples the largest or smallest of consecutive numbers given by a sequence of pulses or a sequential code, starting with lower or higher bits, and can be used in digital information control and processing systems.

Claims

Invention Formula

A device for comparing numbers containing a counter, shift register, comparison circuits, groups of elements AND, triggers, elements AND, OR, elements of the deceleration, the information input of the device connected to the first inputs of the first and second elements AND, the first input of the device mode setting is connected to the second the inputs of the first and second elements And the output of the first element is connected to the input of the counter, the outputs of which are connected to the first group of inputs of the comparison circuit and the elements of the first group whose outputs are connected to information inputs The head of the shift of the outputs of which are connected to the second group of inputs of the comparison circuit and to the first group of inputs of the elements AND the second group, the outputs of which are connected to the set inputs of the counter, the device reset input is connected to the first inputs of the third, fourth, fifth, sixth and seventh elements And through the first delay element with the first inputs of the eighth and ninth elements And with the installation input of the single state of the first trigger, the inverse output of which is connected to the second input of the seventh And element, the output of which En with the first input of the first element OR, the output of which is connected to the first inputs of the tenth and eleventh elements AND, the outputs of which are connected to the first inputs of the second and third elements OR, respectively, the first input of setting the device mode is connected to the second inputs of the eighth and tenth elements AND, the outputs of which are connected to the second inputs of the third and second elements OR, respectively, the output of the second element OR is connected to the input of the installation in the zero state of the shift register and through the second delay element to the inputs of the second the groups of elements AND of the first group (PY, the output of the third element OR is connected to the input of the installation in the zero state of the counter, through the third delay element to the inputs of the second group of elements AND, the first output of the comparison circuit is connected to the second input of the fourth element AND, whose output connected to the second input of the first OR element, the second output of the comparison circuit is connected to the second input of the third and fifth AND elements, the output of which is connected to the third input of the first OR element, the second input of the device mode setting is connected to the third named inputs of the fourth and third elements AND, the output of which is connected to the fourth input of the first element OR, the third input of setting the device mode is connected to the third input of the fifth element AND and to the second input of the sixth element AND, the output of which is connected to the fifth input of the first element OR , characterized in that, in order to expand the scope of application by providing. the possibility of comparing numbers represented by different codes and simplifying the device, in it the fourth input of the device mode setting is connected to the first inputs of the fourth OR element and the twentieth AND element, the output of which is connected to the control input of the shift register, the fifth task input the device mode is connected to the first input of the thirteenth AND element and to the second input of the fourth OR element, the output of which 10,614 is connected to the second inputs of the ninth and eleventh AND elements and to the fourth inputs of the fourth Ti of the fifth AND elements , the output of the first delay element is connected to the installation input to the zero state of the second trigger, the inverse output of which is connected to the third input of the second element And whose output is connected to the installation input of the counter and to the installation input to the single state of the second trigger which direct output is connected to the third input of the first element AND, the information input of the device is connected to the second and the inputs of the twelfth and thirteenth elements AND, the first output of the cut-off circuit is connected to the third input of the sixth element AND, first The new input of the device mode setting is connected to the fourth inputs of the third and sixth elements I. Sources of information taken into account during the examination 1. USSR author's certificate No. 798817, cl. G06F 7/02, 1981. 2, Certificate SS-CP No. 2871913 / 18-24, cl. Q06F 7 / O2, 1980 (prototype).