SE525949C2 - Silicon carbide transistor with increased carrier mobility - Google Patents
Silicon carbide transistor with increased carrier mobilityInfo
- Publication number
- SE525949C2 SE525949C2 SE0303259A SE0303259A SE525949C2 SE 525949 C2 SE525949 C2 SE 525949C2 SE 0303259 A SE0303259 A SE 0303259A SE 0303259 A SE0303259 A SE 0303259A SE 525949 C2 SE525949 C2 SE 525949C2
- Authority
- SE
- Sweden
- Prior art keywords
- silicon carbide
- semiconductor device
- carbide semiconductor
- length
- intersecting
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
- H10D30/635—Vertical IGFETs having no inversion channels, e.g. vertical accumulation channel FETs [ACCUFET] or normally-on vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
- H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/637—Lateral IGFETs having no inversion channels, e.g. buried channel lateral IGFETs, normally-on lateral IGFETs or depletion-mode lateral IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
- H10D62/405—Orientations of crystalline planes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
-
- H10P95/906—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
- H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
Description
30 35 LT! h) (Il \O m -'*-= \O Företrädesvis är kanalen konstruerad på så sätt att rörelseriktningen hos bärarna i kanalen är parallell med skärningslinjen mellan (0001) Si-ytan och den yta som skär (0001) Si-ytan vid 10° - 16°. Denna struktur tillhandahållerjämn bärrarrörlighet. 30 35 LT! h) (Il 10 ° - 16 ° This structure provides even carrier mobility.
Följande ekvationer satisfieras med avseende på den yta som skär (0001) Si-ytan vid 10° - 16°, då steghöjden betecknas ”Hs", terrasslängden betecknas "Lt", längden på SiC- enhetscellen i [11-20] - riktningen betecknas "La”, längden på SiC-enhetscellen i [0001] - riktningen betecknas "Lb". och "n" betecknar ett positivt heltal: Lt = 3 * n * La Hs = n * Lb och även följande ekvation satisfieras som förhållandet mellan steget och ett stegs terrass: Lt:Hs = 3*La:Lb Det är föredraget att SiC-substratets primäryta väljs så att ett diffraktionsmönster uppstår i riktningen 10° - 16° från (0001) Si-ytan i ett RHEED-mönster på ytan. Speciflkt bör en fälteffekt-MOS-transistor som formats genom användning av ett sådant substrat ha ett diffraktionsmönster som uppstår i riktningen 10° - 16° från (0001) Si-ytan då SiC-substratets primäryta med klungningssteget observeras genom högenergireflektionselektrondiffraktion (RHEED).The following equations are satisfied with respect to the area intersecting (0001) the Si surface at 10 ° - 16 °, when the step height is denoted "Hs", the terrace length is denoted "Lt", the length of the SiC unit cell in [11-20] - the direction is denoted "La", the length of the SiC unit cell in the [0001] direction is denoted "Lb". and "n" denotes a positive integer: Lt = 3 * n * La Hs = n * Lb and also the following equation is satisfied as the ratio between the step and a step terrace: Lt: Hs = 3 * La: Lb It is preferred that SiC- the primary surface of the substrate is selected so that a diffraction pattern occurs in the direction 10 ° - 16 ° from the (0001) Si surface in a RHEED pattern on the surface. Specifically, a field effect MOS transistor formed using such a substrate should have a diffraction pattern arising in the direction of 10 ° - 16 ° from the (0001) Si surface when the primary surface of the SiC substrate with the cloning step is observed by high energy reflection electron diffraction (RHEED).
Företrädesvis är den yta som skär (0001) Si-ytan vid 10° - 16° en (11-2a) yta, där 45 s a s 74. l denna beskrivning bör, då ytan på enkelkristallkiselkarbid avses, detta uttryckas genom placering av ett streck ”-” ovanför numret såsom visas i figurerna (t.ex. figur 8). Dock kan strecket, i stället för att placeras ovanför numret, i stället placeras framför numret, beroende på den begränsning som påläggs uttryckssättet i beskrivningen.Preferably, the surface which intersects (0001) the Si surface at 10 ° - 16 ° is a surface (11-2a), where 45 ss 74. In this description, when the surface of single crystal silicon carbide is meant, this should be expressed by placing a line " - 'above the number as shown in the figures (eg figure 8). However, instead of being placed above the number, the dash may be placed in front of the number, depending on the constraint imposed on the expression in the description.
KORT BESKRIVNING AV RITNINGARNA Ovan nämnda och andra syften, särdrag och fördelar med föreliggande uppfinning kommer att bli mer uppenbara genom följande detaljerade beskrivning med hänvisning till de bifogade ritningarna. l ritningarna visar: Figur 1 en vy i perspektiv av en klselkarbidhalvledaranordning enligt en första föredragen utföringsform; Figur 2 en longitudinell sektionsvy av kiselkarbidhalvledaranordningen; Figurerna 3A - 3C longitudinella sektionsvyer av en tillverkningsprocess för kiselkarbidhalvledaranordningen; Figurerna 4A - 4C longitudinella sektionsvyer av en tillverkningsprocess för kiselkarbidhalvledaranordningen; F igurerna 5A - 5C tvärsnittsvyer av substratytans struktur; KI\Patent\110-\1 10109000se\1101OQOOOSE-översättningdoc 10 15 20 25 30 35 (_ Pi p; G1 xO -fn \D Figur 6 en vy i perspektiv av en kiselkarbidhalvledaranordning enligt en andra föredragen utföringsform; Figurerna 7A - 7D longitudinella sektionsvyer av en tillverkningsprocess; Figur 8 en tvärsnittsvy av substratytans struktur; Figur 9 en tvärsnittsvy av substratytans struktur; Figur 10 en tvärsnittsvy av substratytans struktur; Figur 11 en tvärsnittsvy av substratytans struktur; Figurerna 12A - 12B tvärsnittsvyer av substratytans struktur; Figurerna 13A - 13B tvärsnittsvyer av substratytans struktur; Figur 14 ett observationsdiagram för substratytan genom högenergireflektions- elektrondiffraktion (RHEED); Figur 15 ett diagram över ett mätresultat avseende förhållandet mellan densiteten vid gränsytan och vinkeln till (0001) Si-ytan; Figur 16 en tvärsnittsvy av substratytans struktur; Figur 17 en tvärsnittsvy av substratytans struktur; Figur 18 en tvärsnittsvy av en' kiselkarbidhalvledaranordning enligt en tredje föredragen utföringsform; och Figur 19 en tvärsnittsvy av en kiselkarbidhalvledaranordning enligt en fjärde föredragen utföringsform.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description when taken in conjunction with the accompanying drawings. The drawings show: Figure 1 a perspective view of a silicon carbide semiconductor device according to a first preferred embodiment; Figure 2 is a longitudinal sectional view of the silicon carbide semiconductor device; Figures 3A - 3C are longitudinal sectional views of a manufacturing process of the silicon carbide semiconductor device; Figures 4A - 4C show longitudinal sectional views of a manufacturing process of the silicon carbide semiconductor device; Figures 5A - 5C are cross-sectional views of the structure of the substrate surface; Figure 6 is a perspective view of a silicon carbide semiconductor device according to a second preferred embodiment; Figures 7A - 7D are longitudinal. sectional views of a manufacturing process; Figure 8 is a cross-sectional view of the substrate surface structure; Figure 9 is a cross-sectional view of the substrate surface structure; Figure 10 is a cross-sectional view of the substrate surface structure; Figure 11 is a cross-sectional view of the substrate surface structure; Figure 14 is a cross-sectional view of the substrate surface structure; Figure 14 is an observation diagram of the substrate surface by high energy reflection electron diffraction (RHEED); Figure 15 is a graph of measurement results regarding the relationship between the density at the interface and the angle to Figure 17 is a cross-sectional view of the structure of the substrate surface; Figure 18 is a cross-sectional view of a silicon carbide semiconductor device. rescue according to a third preferred embodiment; and Figure 19 is a cross-sectional view of a silicon carbide semiconductor device according to a fourth preferred embodiment.
DETALJERAD BESKRIVNING AV FÖREDRAGNA UTFÖRINGSFORMER (En första utföringsform) Figur 1 är en vy i perspektiv vilken visar en kiselkarbidhalvledaranordning enligt en första föredragen utföringsform, och figur 2 är en longitudinell sektionsvy vilken visar kiselkarbidhalvledaranordningen.DETAILED DESCRIPTION OF PREFERRED EMBODIMENTS (A First Embodiment) Figure 1 is a perspective view showing a silicon carbide semiconductor device according to a first preferred embodiment, and Figure 2 is a longitudinal sectional view showing the silicon carbide semiconductor device.
Ett SiC-substrat 1 av p-typ formas av 4H-, 6H-, 3C- eller 15R-kristall. Primärytan på SiC-substratet 1 av p-typ skär en (0001) Si-yta vid en vinkel av 10° - 16°, Ett nïsourceområde 2 och ett nïdrainområde 3 formas i ytlagerområdet på primärytan på SiC-substratet 1 av p-typ på så sätt att de separeras från varandra. En gate- elektrod 5 formas i en gate-oxidfilm (gate-isolerande film i bredast tänkbara mening) 4 på primärytan på SiC-substratet 1 av p-typ.A p-type SiC substrate 1 is formed of 4H, 6H, 3C or 15R crystal. The primary surface of the p-type SiC substrate 1 intersects a (0001) Si surface at an angle of 10 ° - 16 °. so that they are separated from each other. A gate electrode 5 is formed in a gate oxide film (gate insulating film in the broadest sense) 4 on the primary surface of the p-type SiC substrate 1.
Såsom beskrivs ovan är halvledaranordningen enligt denna utföringsfonn en planar MOSFET av n-kanaltyp, och gränsytan mellan gate-oxidfilmen 4 och kanaldelen formas av en yta som skär (0001) Si-ytan vid en vinkel av 10° - 16°, varvid hög bärarrörlighet åstadkoms.As described above, the semiconductor device according to this embodiment is a planar MOSFET of n-channel type, and the interface between the gate oxide film 4 and the channel part is formed by a surface which cuts (0001) the Si surface at an angle of 10 ° - 16 °, whereby high carrier mobility achieved.
Ett förfarande för tillverkning av en kiselkarbidhalvledaranordning (MOSFET) beskrivs nedan med hänvisning till figurerna 3A - 3C och 4.A method of manufacturing a silicon carbide semiconductor device (MOSFET) is described below with reference to Figures 3A - 3C and 4.
K:\Patent\1 10-\1 10109000se\1 101 OQOOOSE-översåttningdoc 10 15 20 25 'so 35 (fl i* 3 (fi \,O \O Såsom visas i figur 3A framställs ett SiC-substrat 1 av p-typ vars primäryta är en yta som skär (0001) Si-ytan vid en vinkel av 10° - 16°. Specifikt skärs (poleras/slipas) ett SiC- substrat med en Iutningsvinkel av 0° eller 8° ut för att åstadkomma det SiC-substrat 1 av p- typ vars primäryta motsvarar en yta som skär (0001) Si-ytan vid 10° - 16°. Vidare är, såsom visas i figur 3B, en mask 10 anordnad på SiC-substratet 1 av p-typ, och SiC-substratet 1 av p-typ utsätts sedan för jonimplantation av kväve för formande av ett nïsourceområde 2 och ett nïdrainområde 3.K: \ Patent \ 1 10- \ 1 10109000se \ 1 101 OQOOOSE translation doc 10 15 20 25 'so 35 (fl i * 3 (f type whose primary surface is a surface that cuts (0001) the Si surface at an angle of 10 ° - 16 ° Specifically, a SiC substrate with an inclination angle of 0 ° or 8 ° is cut out (polished) to achieve the SiC p-type substrate 1 whose primary surface corresponds to a surface which intersects the Si surface at 10 ° - 16 ° Furthermore, as shown in Figure 3B, a mask 10 is arranged on the p-type SiC substrate 1, and the p-type SiC substrate 1 is then subjected to ion implantation of nitrogen to form a nïsource region 2 and a nïdrain region 3.
Därefter avlägsnas masken 10, och gate-oxidfiim 4 formas på den övre ytan av SiC- substratet 1 av p-typ genom termisk oxidering från det tillstånd som visas i figur 3C till det tillstånd som visas i figur 4A. Vidare avlägsnas, såsom visas i figur 4B, en icke önskvärd dei från gate-oxidfiimen 4 genom en maskningsteknik och en etsningsteknik, och en gate- elektrod 5 formas sedan såsom visas i figur 4C. i Kiselkarbidhalvledaranordningen (MOSFET) färdigställs på det sätt som beskrivs ovan. Vid denna tillverkningsprocess formas SiC-substratet av p-typ av 4H-, 6H-, 3C- eller 15R-kristall, och dess primäryta motsvarar en yta som skär (0001) Si-ytan vid 10° - 16°.Thereafter, the mask 10 is removed, and gate oxide film 4 is formed on the upper surface of the p-type SiC substrate 1 by thermal oxidation from the state shown in Fig. 3C to the state shown in Fig. 4A. Further, as shown in Figure 4B, an undesirable die is removed from the gate oxide film 4 by a masking and etching technique, and a gate electrode 5 is then formed as shown in Figure 4C. in the Silicon Carbide Semiconductor Device (MOSFET) is completed in the manner described above. In this manufacturing process, the p-type SiC substrate is formed of 4H, 6H, 3C or 15R crystal, and its primary surface corresponds to a surface which intersects (0001) the Si surface at 10 ° - 16 °.
Specifikt motsvarar substratets yta, innan' den gate-oxidering som visas i figur 3C har formats, den yta som skär (0001) Si-ytan vid 10° -16°.Specifically, before the gate oxidation shown in Figure 3C is formed, the surface of the substrate corresponds to the surface that intersects (0001) the Si surface at 10 ° -16 °.
Såsom beskrivs konstrueras, i denna utföringsform, gränsytan mellan fälteffekts- transistorns gate-oxidfiim 4 och kanaldelen av den yta som skär (0001) Si-ytan vid 10° - 16°.As described, in this embodiment, the interface between the gate oxide transistor 4 of the field effect transistor and the channel portion of the surface intersecting the (0001) Si surface at 10 ° - 16 ° is constructed.
Denna konstruktion kan minska densiteten vid gränsytan och öka kanalens bärarrörlighet jämfört med det fall då ett SiC-substrat med lutningsvinkeln 0° eller 8° används direkt. Som ett resultat av detta har kiselkarbidhalvledaranordningen enligt denna utföringsform utmärkt användbarhet avseende gränsytan mellan SiC och den gate-isolerande filmen.This design can reduce the density at the interface and increase the carrier mobility of the channel compared to the case where a SiC substrate with an inclination angle of 0 ° or 8 ° is used directly. As a result, the silicon carbide semiconductor device according to this embodiment has excellent utility with respect to the interface between SiC and the gate insulating film.
Med avseende på SiC-substratet 1 avser beskrivningen ovan ett SiC-substrat 1 vars primäryta motsvarar en yta F1 vilken skär (0001) Si-ytan vid 10° - 16°, såsom visas i figur 5A. Dock är, såsom visas i figur SB, den yta F1 som skär (0001) Si-ytan vid 10° - 16° inte den enda ytan på SiC-substratet 1. En annan yta F2 (exempelvis en (0001) Si-yta) kvarstår också. Primärytan kan konstrueras av dessa ytor F1, F2. Allmänt krävs endast att ett SiC- substrat vilket som primäryta har en yta som skär åtminstone (0001) Si-ytan vid 10° - 16° formas, och att dess primäryta är en kanalyta för en fälteffekt-MOS-transistor. Med denna konstruktion kan densiteten vid gränsytan minskas, och kanalrörligheten ökas.With respect to the SiC substrate 1, the above description refers to a SiC substrate 1 whose primary surface corresponds to a surface F1 which intersects (0001) the Si surface at 10 ° - 16 °, as shown in Figure 5A. However, as shown in Figure SB, the surface F1 intersecting (0001) the Si surface at 10 ° - 16 ° is not the only surface on the SiC substrate 1. Another surface F2 (for example, a (0001) Si surface) also remains. The primary surface can be constructed of these surfaces F1, F2. In general, it is only required that a SiC substrate which as the primary surface has a surface which intersects at least (0001) the Si surface at 10 ° - 16 ° is formed, and that its primary surface is a channel surface for a field effect MOS transistor. With this construction, the density at the interface can be reduced, and the channel mobility increased.
Den yta som skär (0001) Si-ytan vid 10° -16° är en (11-2a) yta, där 45 s a s 74.The surface that intersects (0001) the Si surface at 10 ° -16 ° is a (11-2a) surface, where 45 s a s 74.
(En andra utföringsform) En andra utföringsform beskrivs nedan. Figur 6 är en vy i perspektiv vilken visar en kiselkarbidhalvledaranordning enligt denna utföringsform.(A second embodiment) A second embodiment is described below. Figure 6 is a perspective view showing a silicon carbide semiconductor device according to this embodiment.
Ett SiC-substrat 11 av p-typ formas av 4H-, 6H-, 3C- eller 15R-kristal|. Primärytan på detta SiC-substrat 11 av p-typ är formad av två ytor, där den ena är en (0001) Si-yta K:\Patent\1 10-\1 10109000se\1101OQOOOSE-översättningdoc 10 15 20 25 30 35 betecknad F11, och den andra är en yta betecknad F12 vilken skär (0001) Si-ytan vid en vinkel av 10° - 16°. Denna yta tillhandahålls genom stegklungning genom uppvärmning vid ultrahögt vakuum.A p-type SiC substrate 11 is formed of 4H, 6H, 3C or 15R crystal. The primary surface of this p-type SiC substrate 11 is formed of two surfaces, one of which is a (0001) Si surface K: \ Patent \ 1 10- \ 1 10109000se \ 1101OQOOOSE F11, and the other is a surface designated F12 which intersects (0001) the Si surface at an angle of 10 ° - 16 °. This surface is provided by step clogging by heating at ultra-high vacuum.
Ett nïsourceområde 12 och ett nïdrainomràde 13 formas i ytlagerdelen vid primärytan på SiC-substratet 11 av p-typ på så sätt att de separeras från varandra. En gate- elektrod 15 formas i en gate-oxidfilm (gate-isolerad film i bredast tänkbara mening) 14 på primärytan på SiC-substratet 11 av p-typ.A nisource region 12 and a nïdrain region 13 are formed in the surface layer portion at the primary surface of the p-type SiC substrate 11 in such a way that they are separated from each other. A gate electrode 15 is formed in a gate oxide film (gate insulated film in the broadest sense) 14 on the primary surface of the p-type SiC substrate 11.
Liksom kanalstrukturen väljs bärarnas rörelseriktning till att vara parallell med tvärlinjen CL mellan (0001) Si-ytan och den yta som skär (0001) Si-ytan vid 10° - 16°, varvid bärarnas rörelseriktning och klungningsstegen kan göras parallella med varandra.Like the channel structure, the direction of movement of the carriers is chosen to be parallel to the transverse line CL between the (0001) Si surface and the surface intersecting the (0001) Si surface at 10 ° - 16 °, whereby the direction of movement of the carriers and the clamping steps can be made parallel to each other.
Tillverkningsprocessen enligt den andra utföringsformen är väsentligen identisk med tillverkningsprocessen enligt den första utföringsformningen, men skiljer sig dock från den första "utföringsformen genom att ytan innan gate-oxidfilmen formas innefattar två ytor.The manufacturing process according to the second embodiment is substantially identical to the manufacturing process according to the first embodiment, but differs from the first "embodiment" in that the surface before the gate oxide film is formed comprises two surfaces.
Specifikt innefattar ytan (0001) Si-ytan och den yta som skär (0001) Si-ytan vid en vinkel av 10° - 16°.Specifically, the surface (0001) comprises the Si surface and the surface which intersects (0001) the Si surface at an angle of 10 ° - 16 °.
En sådan yta åstadkoms exempelvis genom uppvärmning av (0001) Si-ytan vid ultrahögt vakuum. Specifikt används i den första utföringsformen ett substrat vars primäryta är den yta som skär (0001) Si-ytan vid 10° - 16°. Enligt den andra utföringsformen används i stället först ett godtyckligt SiC-substrat vars yta har en lutning gentemot (0001) Si-ytan.Such a surface is provided, for example, by heating the (0001) Si surface at ultra-high vacuum. Specifically, in the first embodiment, a substrate is used whose primary surface is the surface that intersects (0001) the Si surface at 10 ° - 16 °. According to the second embodiment, an arbitrary SiC substrate is first used instead, the surface of which has a slope relative to the (0001) Si surface.
Specifikt kan ett substrat med en lutningsvinkel på 8° användas. Detta substrat utsätts för en värmebehandling för att skapa stegklungning vid en plats som fungerar som ett ytkanalslager (d.v.s. på ytan), varvid en yta som skär (0001) Si-ytan vid 10° - 16° tillhandahålls.Specifically, a substrate with an inclination angle of 8 ° can be used. This substrate is subjected to a heat treatment to create step clustering at a location that acts as a surface channel layer (i.e., on the surface), providing a surface that intersects (0001) the Si surface at 10 ° - 16 °.
Ett förfarande för formande av stegklungningen på den plats som fungerar som ytkanalsområde (ytan) beskrivs i detalj nedan. l figur 7A visas ett SiC-substrat 11 vars primäryta har godtycklig vinkel gentemot (0001) Si-ytan (d.v.s. primärytan hos SiC-substratet skär (0001) Si-ytan vid godtycklig vinkel). Företrädesvis har SiC-substratet 11 en lutningsvinkel på 8°. Därefter formas SiOz- depositionsfilm 20 på ytan av substratet 11. SiOz-depositionsfilmen 20 avlägsnas såsom visas i figur 7B. Efter detta tvättas ytan påSiC-substratet 11.A method of forming the step cluster at the location that acts as the surface channel area (surface) is described in detail below. Figure 7A shows a SiC substrate 11 whose primary surface has an arbitrary angle with respect to the (0001) Si surface (i.e., the primary surface of the SiC substrate intersects (0001) the Si surface at any angle). Preferably, the SiC substrate 11 has an inclination angle of 8 °. Thereafter, SiO 2 deposition film 20 is formed on the surface of the substrate 11. The SiO 2 deposition film 20 is removed as shown in Fig. 7B. After this, the surface of the SiC substrate 11 is washed.
Såsom visas i figur 7C formas vidare ett Si-lager 21 med en tjocklek av omkring 5m på ytan av SiC-substratet 11 genom deponering eller liknande. Efter detta upphettas insidan av en kammare med ultrahögt vakuum så att SiC-substratet hålls i ett konstant temperaturintervall av 500°C till 1100°C (varvid SiC-substratets temperatur ökas). Vid denna tidpunkt är det fördelaktigt att öka temperaturen till 1050°C. Genom ökning av temperaturen såsom beskrivs ovan skapas stegklungning på ytan av substratet, såsom visas i figur 7D.As shown in Fig. 7C, a Si layer 21 having a thickness of about 5 m is further formed on the surface of the SiC substrate 11 by deposition or the like. After this, the inside of an ultra-high vacuum chamber is heated so that the SiC substrate is kept in a constant temperature range of 500 ° C to 1100 ° C (increasing the temperature of the SiC substrate). At this time, it is advantageous to increase the temperature to 1050 ° C. By increasing the temperature as described above, step clustering is created on the surface of the substrate, as shown in Figure 7D.
Specifikt har, såsom visas i figur 8, vilken är en förstoring av substratytan (en plats betecknad A1) i figur 7C, det substrat som har en lutningsvinkel på 8° en ytstruktur såsom K:\Patent\1 10-\1 10109000se\1 10109000SE-översåttning.doc 10 15 20 25 30 35 (fi F.) -.5 94-9 6 visas i figur 9. Genom ökning av temperaturen från detta tillstånd formas stegklungningen såsom visas i figur 10, vilken är en förstoring av substratytan (en plats betecknad A2) i figur 7D, och således tillhandahålls den ytstruktur som beskrivs i figur 11. På detta sätt formas en c-yta, och specifikt skapas stegklungning som satisfierar tan'1(b/a) = 10° - 16° avseende (0001) Si-ytan. Mer specifikt lutar klungningens nya yta mot c-ytan med 10° - 16°. l detta fall väljs arean på (0001) Si-ytan och arean på den yta som skär (0001) Si- ytan vid 10° - 16° såsom följer. Företrädesvis är arean på den yta som skär (0001) Si-ytan vid 10° - 16° större än arean på (0001) Si-ytan, såsom visas i figur 12B, jämfört med det fall där arean på den yta som skär (0001) Si-ytan vid 10° - 16° är mindre än arean på (0001) Si- ytan, såsom visas i figur 12A. Företrädesvis är arean på (0001) Si-ytan, betecknad F11, mindre än arean på den yta som skär (0001) Si-ytan, betecknad F12, i figur 6.Specifically, as shown in Figure 8, which is an enlargement of the substrate surface (a location designated A1) in Figure 7C, the substrate having an inclination angle of 8 ° has a surface structure such as K: \ Patent \ 1 10- \ 1 10109000se \ 1 10109000EN translation.doc 10 15 20 25 30 35 (fi F.) -.5 94-9 6 is shown in Figure 9. By increasing the temperature from this state, the step cluster is formed as shown in Figure 10, which is an enlargement of the substrate surface ( a place designated A2) in Figure 7D, and thus the surface structure described in Figure 11 is provided. (0001) Si-ytan. More specifically, the new surface of the cluster tilts towards the c-surface by 10 ° - 16 °. In this case, the area of the (0001) Si surface and the area of the surface intersecting the (0001) Si surface at 10 ° - 16 ° are selected as follows. Preferably, the area of the surface intersecting (0001) the Si surface at 10 ° - 16 ° is larger than the area of the (0001) Si surface, as shown in Fig. 12B, compared with the case where the area of the surface intersecting (0001) The Si surface at 10 ° - 16 ° is smaller than the area of the (0001) Si surface, as shown in Figure 12A. Preferably, the area of the (0001) Si surface, designated F11, is smaller than the area of the surface intersecting (0001) the Si surface, designated F12, in Figure 6.
Bärarna tenderar att dispergera på grund av ojämnheter i kanalytan. Det är därför föredraget att antalet ojämna delar per längdenhet är mindre, såsom visas i figur 13B, jämfört med det fall där det är större, såsom visas i figur 13A. Specifikt är det såsom visas i figur 6 mer föredraget att bredden W1 på den yta som skär (0001) Si-ytan vid 10° - 16° väljs till 5nm eller mer.The carriers tend to disperse due to irregularities in the channel surface. It is therefore preferred that the number of uneven parts per unit length be smaller, as shown in Figure 13B, compared to the case where it is larger, as shown in Figure 13A. Specifically, as shown in Figure 6, it is more preferred that the width W1 of the surface intersecting (0001) the Si surface at 10 ° - 16 ° be selected to 5nm or more.
Si-lagret 21 formas på substratytan innan temperaturökningen, såsom visas i figur 7C. Om temperaturen skulle ökas innan Si-lagret 21 formats skulle substratytan utsättas för kol även om temperaturen skulle ökas under ett ultrahögt vakuum. Utöver ett förfarande för formande av Si på ytan ökas Si-ångtrycket i närheten av en provyta genom Si-flöde och liknande.The Si layer 21 is formed on the substrate surface before the temperature increase, as shown in Fig. 7C. If the temperature were to be increased before the Si layer 21 was formed, the substrate surface would be exposed to carbon even if the temperature were to be increased under an ultra-high vacuum. In addition to a process for forming Si on the surface, the Si vapor pressure in the vicinity of a sample surface is increased by Si-fl fate and the like.
Denna utföringsforms MOS-struktur kan tillhandahållas genom SiC-substratet 11 och applicering av den tillverkningsprocess som beskrivs ovan avseende figurerna 3 och 4. Ökningen av temperaturen i kammaren med ultrahögt vakuum kan utföras på ett sådant sätt att stegklungning av 10° - 16° skapas medan temperatursteg på två eller mer kombineras, varvid en ytformationshastighet styrs. Exempelvis kan temperaturerna väljas till 1050°C och 950°C.The MOS structure of this embodiment can be provided by the SiC substrate 11 and application of the manufacturing process described above with respect to Figures 3 and 4. The increase of the temperature in the ultra-high vacuum chamber can be performed in such a way that step clustering of 10 ° - 16 ° is created while temperature steps of two or more are combined, controlling a surface formation rate. For example, the temperatures can be selected to 1050 ° C and 950 ° C.
Figur 14 är ett observationsdiagram genom högenergireflektionselektrondiffraktion (RHEED) av ytan på SiC-substratet med en lutningsvinkel på 8°, varvid ytan har den stegklungning som innefattar (0001) Si-ytan och den yta som skär (0001) Si-ytan vid 10° - 16°.Figure 14 is an observation diagram by high energy fl electron diffraction (RHEED) of the surface of the SiC substrate with an inclination angle of 8 °, the surface having the step cluster comprising the (0001) Si surface and the surface intersecting (0001) the Si surface at 10 ° - 16 °.
De svarta punkterna i figur 14 motsvarar fläckar orsakade av primitiv gitterreflektion av SiC. För ett SiC-substrat vilket inte har någon lutningsvinkel, och vars primäryta är en (0001) Si-yta, är de fläckar som orsakas av den primitiva gitterreflektionen hos SiC symmetriska i förhållande till den vertikala linjen L1 gentemot den skuggkant som passerar en reflektionsfläck. l figuren i figur 14 lutar en rak linje L2, vilken förbinder reflektionsfläcken med den direkta fläcken (00), i förhållande till den vertikala linjen L1 med omkring 8°, Detta K:\Patent\1 10-\1 10109000se\1 10109000SE-översättning.doc 10 15 20 25 30 35 innebär att ett substrat som har en lutningsvinkel på 8° används. Vid denna tidpunkt uppträder ett diffraktionsmönster P1. Diffraktionsmönstret P1 är linjärt och utsträcker sig i en riktning som lutar i förhållande tili den raka linjen L2 med 10° - 16°. Uppträdandet av diffraktionsmönstret P1 innebär att det finns en yta vilken skär (0001) Si-ytan vid 10° - 16°. I vissa fall uppträder diffraktionsmönstret P1 i form av ”prickar". Då den yta som skär (0001) Si-ytan vid 10° - 16° är formad av ett antal steg (smala terrasser) uppträder mönstret i form av en strimma (rak linje).The black dots in Figure 14 correspond to spots caused by primitive lattice resection of SiC. For a SiC substrate which has no angle of inclination, and whose primary surface is a (0001) Si surface, the spots caused by the primitive lattice reaction of SiC are symmetrical with respect to the vertical line L1 with respect to the shadow edge passing a reflection spot. In the figure of Figure 14, a straight line L2, which connects the reaction spot with the direct spot (00), is inclined relative to the vertical line L1 by about 8 °. translation.doc 10 15 20 25 30 35 means that a substrate having an inclination angle of 8 ° is used. At this time, a diffraction pattern P1 occurs. The diffraction pattern P1 is linear and extends in a direction inclined relative to the straight line L2 by 10 ° - 16 °. The appearance of the diffraction pattern P1 means that there is a surface which intersects (0001) the Si surface at 10 ° - 16 °. In some cases the diffraction pattern P1 appears in the form of "dots". ).
Diffraktionsmönstret P1 uppträder, såsom beskrivs ovan avseende primärytan på SiC-substratet, i den riktning som lutar gentemot (0001) Si-ytan med 10° - 16° i ytans RHEED-mönster. Det är föredraget att forma en fälteffekt-MOS-transistor genom användning av ett substrat för vilket diffraktionsmönstret P1 uppträder i den riktning som lutar gentemot (0001) Si-ytan med 10° - 16° då primärytan hos SiC-substratet med stegklungningen observeras av högenergireflektionselektrondiffraktionen (RHEED).The diffraction pattern P1 appears, as described above with respect to the primary surface of the SiC substrate, in the direction inclined to the (0001) Si surface by 10 ° - 16 ° in the RHEED pattern of the surface. It is preferred to form a field effect MOS transistor by using a substrate for which the diffraction pattern P1 appears in the direction inclined to the (0001) Si surface by 10 ° - 16 ° when the primary surface of the SiC substrate with the step cluster is observed by the high energy reflection electron diffraction. (RHEED).
Det diffraktionsmönster som uppstår i den riktning som lutar gentemot (0001 ) Si- ytan med 10° - 16° kan konfirmeras genom röntgendiffraktion. Specifikt definieras primärytan på SiC-substratet på så sätt att ett diffraktionsmönster uppträder i den riktning som lutar gentemot (0001) Si-ytan med 10° - 16° i RHEED-mönstret eller röntgendiffraktionsmönstret för ytan.The diffraction pattern that occurs in the direction inclined to (0001) the side surface by 10 ° - 16 ° can be confirmed by X-ray diffraction. Specifically, the primary surface of the SiC substrate is defined so that a diffraction pattern occurs in the direction inclined to the (0001) Si surface by 10 ° - 16 ° in the RHEED pattern or the X-ray diffraction pattern of the surface.
Figur 15 visar ett mätresultat för förhållandet mellan densiteten vid gränsytan och vinkeln till (0001) Si-ytan.Figure 15 shows a measurement result for the relationship between the density at the interface and the angle to the (0001) Si surface.
Densiteten vid gränsytan Nit i figur 15 fastställs såsom följer. Ett SiC-substrat med två ytor, där den ena är en (0001) Si-yta och den andra är en yta som lutar gentemot (0001) Si-ytan med någon vinkel, och en MOS-diod, vilken är formad på substratet för att uppskatta densiteten vid gränsytan, används. Här innebär densiteten vid gränsytan Nit en densitet vid gränsytan per areaenhet, och är ett index för gränsytekvalitet vilket åstadkoms genom integration av Dit (densiteten vid gränsytan per areaenhet och energienhet) i förhållande till energi. Genom figur 15 är det uppenbart att densiteten vid gränsytan Nit skulle väljas till det lägsta värdet om lutnings- (skärnings-) vinkeln mot (0001) Si-ytan ligger i intervallet 10° - 16°.The density at the interface Nit in Figure 15 is determined as follows. A SiC substrate having two surfaces, one of which is a (0001) Si surface and the other is a surface inclined to the (0001) Si surface at some angle, and a MOS diode which is formed on the substrate for to estimate the density at the interface, is used. Here, the density at the interface Nit means a density at the interface per area unit, and is an index for interface quality which is achieved by integrating Dit (the density at the interface per area unit and energy unit) in relation to energy. From Figure 15 it is obvious that the density at the interface Nit would be selected to the lowest value if the angle of inclination (cutting) towards the (0001) Si surface is in the range 10 ° - 16 °.
I den ytstruktur på SiC-substratet som visas i figur 16 är det föredraget att steghöjden och terrasslängden på den yta som skär (0001) Si-ytan vid 10° - 16° väljs enligt nedan såsom visas i figur 17. Steghöjden väljs till ett heltalsvärde multiplicerat med längden (=0.252nm) på en SiC-enhetscell i [0001] - riktningen, terrasslängden väljs till ett heltalsvärde multiplicerat med tre gånger längden (=0.309nm) på SiC-enhetscellen i [11-20] - riktningen, och terrasslängden och steghöjden har ett konstant förhållande. Specifikt väljs i figur 17 steghöjden till 0.252nm och terrasslängden till O.309nm x 3, eller steghöjden till 0.252nm x 2 och terrasslängden till O.309nm x 6. Följande ekvationer satisfieras med K:\Patent\1 10-\1 10109000se\110109000SE-översättning.doc 10 15 20 25 30 35 949 8 (fi r . (ri avseende på den yta som skär (0001) Si-ytan vid 10° - 16°, då steghöjden betecknas Hs, terrasslängden betecknas Lt, längden på SiC-enhetscellen i [11-20] - riktningen betecknas La, längden på SiC-enhetscellen i [0001] - riktningen betecknas Lb, och n betecknar ett positivt heltal: Lt = 3 * n * La Hs = n * Lb l förhållandet mellan steget och ett stegs terrass är: Lt:Hs = 3*La:Lb Den yta som skär (0001) Si-ytan vid 10° - 16° är en (11-2a) yta, där 45 s a s 74.In the surface structure of the SiC substrate shown in Figure 16, it is preferred that the step height and terrace length of the surface intersecting (0001) the Si surface at 10 ° - 16 ° be selected as shown below in Figure 17. The step height is selected to an integer value multiplied by the length (= 0.252nm) of a SiC unit cell in the [0001] direction, the terrace length is selected to an integer value multiplied by three times the length (= 0.309nm) of the SiC unit cell in the [11-20] direction, and the terrace length and the step height has a constant ratio. Specifically, in Figure 17, the step height to 0.252nm and the terrace length to O.309nm x 3, or the step height to 0.252nm x 2 and the terrace length to O.309nm x 6 are selected. The following equations are satisfied with K: \ Patent \ 1 10- \ 1 10109000se \ 110109000EN-translation.doc 10 15 20 25 30 35 949 8 (fi r. -unit cell in [11-20] - the direction is denoted La, the length of the SiC unit cell in [0001] - the direction is denoted Lb, and n denotes a positive integer: Lt = 3 * n * La Hs = n * Lb in the ratio between the step and a step terrace is: Lt: Hs = 3 * La: Lb The surface that intersects (0001) the Si surface at 10 ° - 16 ° is a (11-2a) surface, where 45 sas 74.
Såsom beskrivs ovan formas, i kiselkarbidhalvledaranordningen enligt denna utföringsform, det SiC-substrat som har en primäryta innefattande åtminstone två ytor, (0001) Si-ytan och den yta som skär (0001) Si-ytan vid 10° - 16°, och primärytan på SiC- substråtet motsvarar kanalytan på fälteffekt-MOS-transistorn. Allmänt dispergerar bärare på grund av ojämnheter i kanalytan, och således begränsas deras rörlighet. Dock kan rörligheten ökas markant då substratytan, innan formandet av gate-oxidfilmen på ytan, formas av två ytor, specifikt (0001) Si-ytan och den yta som skär (0001) Si-ytan vid 10° - 16° som i denna utföringsform, jämfört med det fall då ett SiC-substrat med en lutningsvinkel på O° eller 8° används direkt. Såsom beskrivs ovan kan bärarrörligheten i kanalen ökas genom minskning av densiteten vid gränsytan. Som ett resultat av detta har en halvledaranordning tillverkad enligt denna utföringsform utmärkt användbarhet avseende gränsytan mellan SiC och den gate-isolerande filmen, speciellt då den yta som skär (0001) Si-ytan vid 10° - 16° används.As described above, in the silicon carbide semiconductor device according to this embodiment, the SiC substrate having a primary surface comprising at least two surfaces is formed, (0001) the Si surface and the surface intersecting (0001) the Si surface at 10 ° - 16 °, and the primary surface on the SiC substrate corresponds to the channel surface of the field effect MOS transistor. In general, carriers disperse due to irregularities in the channel surface, and thus their mobility is limited. However, the mobility can be markedly increased when the substrate surface, before the formation of the gate oxide film on the surface, is formed by two surfaces, specifically (0001) the Si surface and the surface cutting (0001) the Si surface at 10 ° - 16 ° as in this embodiment. , compared to the case where a SiC substrate with an inclination angle of 0 ° or 8 ° is used directly. As described above, the carrier mobility in the channel can be increased by decreasing the density at the interface. As a result, a semiconductor device made according to this embodiment has excellent utility with respect to the interface between SiC and the gate insulating film, especially when the surface cutting (0001) Si surface at 10 ° - 16 ° is used.
Vidare är, i kanalstrukturen, bärarnas rörelseriktning parallell med tvärlinjen CL mellan (0001) Si-ytan och den yta som skär (0001) Si-ytan vid 10° - 16°, såsom visas i figur 6, så att bärarnas rörelseriktning och stegklungningen kan arrangeras parallellt. Bärarna kan därför röra sig jämnare.Furthermore, in the channel structure, the direction of movement of the carriers is parallel to the transverse line CL between the (0001) Si surface and the surface intersecting the (0001) Si surface at 10 ° - 16 °, as shown in Figure 6, so that the direction of movement of the carriers and the step cluster can be arranged in parallel. The carriers can therefore move more smoothly.
Specifikt konstrueras kanalen på så sätt att den vertikala riktningen hos substratets lutningsriktning, vilken indikerar lutningsriktningen hos SiC-substratets kristallaxel, blir bärarnas rörelseriktning, varvid stegen hos den stegklungning som formas i den riktning som är vinkelrät mot lutningsriktningen blir parallella med rörelseriktningen hos bärarna i kanalen.Specifically, the channel is constructed so that the vertical direction of the inclination direction of the substrate, which indicates the inclination direction of the crystal axis of the SiC substrate, becomes the direction of movement of the carriers, the steps of the step cluster formed in the direction perpendicular to the direction of inclination .
Rörelseríktningen hos bärarna i fälteffektstransistorns kanal korsar därför inte klungnings- stegen, och bärarrörligheten kan således ökas och kanalresistansen minskas.The direction of movement of the carriers in the channel of the field effect transistor therefore does not cross the clustering steps, and the carrier mobility can thus be increased and the channel resistance reduced.
(En tredje utföringsform) Skillnaden mellan en tredje utföringsform och de första och andra utföringsformerna beskrivs nedan.(A third embodiment) The difference between a third embodiment and the first and second embodiments is described below.
Figur 18 är en longitudinell sektionsvy vilken visar en kiselkarbidhalvledaranordning enligt en tredje utföringsform. Kiselkarbidhalvledaranordningen enligt denna utföringsform är K:\Patent\110-\1 10109000se\1 10109000SE-översättning.doc 10 15 20 25 30 35 (fl i~ _; 949 Uï en MOS-transistor av ackumulationstyp med ett lager med låg koncentration 50 i ett kanalområde, jämfört med MOS-transistorn av inversionstyp enligt figur 2.Figure 18 is a longitudinal sectional view showing a silicon carbide semiconductor device according to a third embodiment. The silicon carbide semiconductor device according to this embodiment is an accumulation type MOS transistor having a low concentration 50 i. a channel region, compared to the inversion type MOS transistor of Figure 2.
Denna halvledaranordning kan tillverkas genom en allmän MOS-tillverkningsprocess även om tillverkningsförfarandet inte illustreras. Liksom för den första utföringsformen konstrueras halvledaranordningen på så sätt att gränsytan mellan gate-oxidfilmen 4 och kanaldelen formas av den yta som skär (0001) Si-ytan vid 10° - 16°. Alternativt kan den konstrueras på så sätt att ytan på substratet, innan formandet av gate-oxidfilmen 4, formas av två ytor, vilka är (0001) Si-ytan och den yta som skär (0001) Si-ytan vid 10° - 16°, såsom i den andra utföringsformen.This semiconductor device can be manufactured by a general MOS manufacturing process even if the manufacturing process is not illustrated. As for the first embodiment, the semiconductor device is constructed in such a way that the interface between the gate oxide film 4 and the channel part is formed by the surface which intersects (0001) the Si surface at 10 ° - 16 °. Alternatively, it may be constructed so that the surface of the substrate, before forming the gate oxide film 4, is formed of two surfaces, which are the (0001) Si surface and the surface which cuts (0001) the Si surface at 10 ° - 16 ° , as in the second embodiment.
(En fjärde utföringsform) Nedan skall skillnaden mellan en fjärde utföringsform och de första och andra utföringsformerna beskrivas. _ Figur 19 är en longitudinell sektionsvy vilken visar en kiselkarbidhalvledaranordning enligt en fjärde utföringsform. Halvledaranordningen enligt denna utföringsform är en vertikal MOS. Specifikt formas ett nlområde 61 på ett n* SiC-substrat 60 genom epitaxiell odling. Ett plområde 62 formas vid ytområdet på primärytan (den övre ytan på nlområdet 61) på substratet, ett nïsourceomràde 63 formas i ytlagerdelen av plområdet 62, och ett lager 64 med låg koncentration formas i kanalområdet på ytlagerdelen av nlområdet 61. En gate- elektrod 66 formas i en gate-oxidfilm (gate-isolerande film i bredast tänkbara mening) på lagret med låg koncentration 64. En source-elektrod 68 formas i isolerande film 67 på gate- elektroden 66, och source-elektroden 68 kommer i kontakt med nïsourceområdet 63 och p'- området 62. En drain-elektrod 69 formas på den nedre ytan (baksidan) på n* SiC-substratet 60.(A fourth embodiment) The difference between a fourth embodiment and the first and second embodiments will be described below. Figure 19 is a longitudinal sectional view showing a silicon carbide semiconductor device according to a fourth embodiment. The semiconductor device according to this embodiment is a vertical MOS. Specifically, a nl region 61 is formed on a n * SiC substrate 60 by epitaxial culture. A layer region 62 is formed at the surface area of the primary surface (the upper surface of the surface area 61) of the substrate, a source area 63 is formed in the surface layer portion of the surface area 62, and a low concentration layer 64 is formed in the channel region on the surface layer portion of the surface area 61. A gate electrode 66 formed in a gate oxide film (gate insulating film in the broadest sense) on the low concentration layer 64. A source electrode 68 is formed in insulating film 67 on the gate electrode 66, and the source electrode 68 contacts the nisource region 63. and the p 'region 62. A drain electrode 69 is formed on the lower surface (back) of the n * SiC substrate 60.
Liksom för den första utföringsformen är halvledaranordningen konstruerad på så sätt att gränsytan mellan gate-oxidfilmen 65 och kanaldelen formas av en yta som skär (0001) Si-ytan vid 10° - 16°. Alternativt kan den konstrueras på så sätt att ytan på substratet, innan formandet av gate-oxidfilmen 65, formas av två ytor, vilka är (0001) Si-ytan och den yta som skär (0001) Si-ytan vid 10° - 16°, såsom i den andra utföringsformen.As for the first embodiment, the semiconductor device is constructed in such a way that the interface between the gate oxide film 65 and the channel part is formed by a surface which intersects (0001) the Si surface at 10 ° - 16 °. Alternatively, it may be constructed so that the surface of the substrate, before forming the gate oxide film 65, is formed of two surfaces, which are the (0001) Si surface and the surface which intersects the (0001) Si surface at 10 ° - 16 °. , as in the second embodiment.
De utföringsformer som beskrivs ovan kan mäta den yta som skär (0001) Si-ytan vid 10° - 16° genom det förfarande för analysering av diffraktionsmönster som åstadkoms av RHEED. Dock är föreliggande uppfinning inte begränsad till detta förfarande. Exempelvis kan ett förfarande för mätning av den yta som skär (0001) Si-ytan vid 10° - 16° baseras på sektions-TEM-mikrografier (TEM = transmissionselektronmikroskop), en profil av AFM (atomkraftsmikroskop) eller liknande.The embodiments described above can measure the surface that cuts (0001) the Si surface at 10 ° - 16 ° by the diffraction pattern analysis method provided by RHEED. However, the present invention is not limited to this method. For example, a method for measuring the area intersecting (0001) the Si surface at 10 ° - 16 ° can be based on section TEM micrographs (TEM = transmission electron microscope), a profile of AFM (atomic force microscope) or the like.
Beskrivningen av uppfinningen är endast exemplifierande till sin natur, och varianter vilka inte avviker från uppfinningstanken avses således ligga inom uppfinningens omfång.The description of the invention is only exemplary in nature, and variants which do not deviate from the inventive concept are thus intended to be within the scope of the invention.
Sådana varianter skall inte anses avvika från uppfinningstanken eller uppfinningens omfång.Such variants are not to be construed as departing from the spirit of the invention or the scope of the invention.
K:\Patent\1 10-\1 10109000se\1 10109000SE-översättning.docK: \ Patent \ 1 10- \ 1 10109000se \ 1 10109000SE-translation.doc
Claims (10)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002375266A JP4360085B2 (en) | 2002-12-25 | 2002-12-25 | Silicon carbide semiconductor device |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| SE0303259D0 SE0303259D0 (en) | 2003-12-04 |
| SE0303259L SE0303259L (en) | 2004-06-26 |
| SE525949C2 true SE525949C2 (en) | 2005-05-31 |
Family
ID=29728576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SE0303259A SE525949C2 (en) | 2002-12-25 | 2003-12-04 | Silicon carbide transistor with increased carrier mobility |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7045879B2 (en) |
| JP (1) | JP4360085B2 (en) |
| DE (1) | DE10361256B4 (en) |
| SE (1) | SE525949C2 (en) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070000386A (en) * | 2003-11-25 | 2007-01-02 | 마츠시타 덴끼 산교 가부시키가이샤 | Semiconductor element |
| DE102005017814B4 (en) * | 2004-04-19 | 2016-08-11 | Denso Corporation | Silicon carbide semiconductor device and process for its production |
| JP4775102B2 (en) * | 2005-05-09 | 2011-09-21 | 住友電気工業株式会社 | Manufacturing method of semiconductor device |
| JP2011181949A (en) * | 2005-05-09 | 2011-09-15 | Sumitomo Electric Ind Ltd | Method of manufacturing semiconductor device |
| CA2669581A1 (en) * | 2006-11-21 | 2009-05-29 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method of manufacturing the same |
| WO2008126541A1 (en) * | 2007-04-05 | 2008-10-23 | Sumitomo Electric Industries, Ltd. | Semiconductor device and method for manufacturing the same |
| JP5307381B2 (en) * | 2007-11-12 | 2013-10-02 | Ｈｏｙａ株式会社 | Semiconductor device and semiconductor device manufacturing method |
| JP5332216B2 (en) * | 2008-02-04 | 2013-11-06 | 住友電気工業株式会社 | Semiconductor device and manufacturing method thereof |
| JP5432488B2 (en) * | 2008-09-02 | 2014-03-05 | 関西電力株式会社 | Bipolar semiconductor device |
| JP2010184833A (en) * | 2009-02-12 | 2010-08-26 | Denso Corp | Silicon carbide single crystal substrate and silicon carbide single crystal epitaxial wafer |
| EP2610912A4 (en) * | 2010-08-27 | 2014-10-22 | Nat Univ Corp Nara Inst | SiC SEMICONDUCTOR ELEMENT |
| JP2014154667A (en) * | 2013-02-07 | 2014-08-25 | Sumitomo Electric Ind Ltd | Semiconductor device |
| JP5884804B2 (en) * | 2013-09-26 | 2016-03-15 | 株式会社デンソー | Silicon carbide single crystal substrate and silicon carbide single crystal epitaxial wafer |
| JP6173493B2 (en) * | 2014-10-03 | 2017-08-02 | 日本碍子株式会社 | Epitaxial substrate for semiconductor device and method of manufacturing the same |
| JP2016052994A (en) * | 2015-11-13 | 2016-04-14 | 株式会社デンソー | Silicon carbide single crystal substrate and silicon carbide single crystal epitaxial wafer |
| CN114530506B (en) * | 2021-11-02 | 2023-03-17 | 浙江芯科半导体有限公司 | Gate dielectric thin film transistor for SiC-based field effect transistor and preparation method thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19712561C1 (en) * | 1997-03-25 | 1998-04-30 | Siemens Ag | Silicon carbide semiconductor device e.g. lateral or vertical MOSFET |
| WO1999048153A1 (en) * | 1998-03-19 | 1999-09-23 | Hitachi, Ltd. | Silicon carbide semiconductor switching device |
| JP2000294777A (en) * | 1999-04-08 | 2000-10-20 | Mitsubishi Electric Corp | Semiconductor device and manufacturing method thereof |
| US6504176B2 (en) * | 2000-04-06 | 2003-01-07 | Matshushita Electric Industrial Co., Ltd. | Field effect transistor and method of manufacturing the same |
| EP1306890A2 (en) * | 2001-10-25 | 2003-05-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor substrate and device comprising SiC and method for fabricating the same |
-
2002
- 2002-12-25 JP JP2002375266A patent/JP4360085B2/en not_active Expired - Fee Related
-
2003
- 2003-12-04 SE SE0303259A patent/SE525949C2/en not_active IP Right Cessation
- 2003-12-24 DE DE10361256.4A patent/DE10361256B4/en not_active Expired - Fee Related
- 2003-12-24 US US10/744,071 patent/US7045879B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP4360085B2 (en) | 2009-11-11 |
| SE0303259D0 (en) | 2003-12-04 |
| US20040159841A1 (en) | 2004-08-19 |
| DE10361256A1 (en) | 2004-07-08 |
| SE0303259L (en) | 2004-06-26 |
| DE10361256B4 (en) | 2017-03-23 |
| US7045879B2 (en) | 2006-05-16 |
| JP2004207511A (en) | 2004-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SE525949C2 (en) | Silicon carbide transistor with increased carrier mobility | |
| JP5522035B2 (en) | Semiconductor device | |
| US9536967B2 (en) | Recessed ohmic contacts in a III-N device | |
| US7241694B2 (en) | Method for manufacturing semiconductor device having trench in silicon carbide semiconductor substrate | |
| JP4921694B2 (en) | Delta-doped silicon carbide metal semiconductor field effect transistor and method for manufacturing delta-doped silicon carbide metal semiconductor field effect transistor | |
| JP4935741B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
| JP5577478B1 (en) | Semiconductor device | |
| WO2012132509A1 (en) | Igbt | |
| JP6743905B2 (en) | Silicon carbide semiconductor wafer, silicon carbide semiconductor chip, and method for manufacturing silicon carbide semiconductor device | |
| KR20140001947A (en) | Semicondcutor device | |
| KR20140020976A (en) | Silicon carbide semiconductor device and method for manufacturing same | |
| JP4532853B2 (en) | Semiconductor device | |
| CN102544116A (en) | Nitride based semiconductor device and method for manufacturing the same | |
| JP7622270B2 (en) | Semiconductor device and its manufacturing method | |
| JP2008108824A (en) | Silicon-carbide semiconductor element and its manufacturing method | |
| JP2006216918A (en) | Manufacturing method of semiconductor device | |
| CN108335965A (en) | SiC-MOSFET and its manufacturing method | |
| CN100593243C (en) | MOSFET and method for manufacturing MOSFET | |
| US20170271157A1 (en) | Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device | |
| TWI588944B (en) | High-voltage non-junction field effect component with drift region and manufacturing method thereof | |
| US9502552B2 (en) | Silicon carbide semiconductor device | |
| CN113851381A (en) | Method and system for etch depth control in III-V semiconductor devices | |
| CN101218681B (en) | Manufacturing method of semiconductor device | |
| US20250048664A1 (en) | Method of controlling channel length of sic mosfet | |
| Tsutsui | Ohmic contacts for AlGaN/GaN HEMTs with artificially introduced uneven structures at metal/AlGaN interfaces |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| NUG | Patent has lapsed |