JP5432488B2 - Bipolar semiconductor device - Google Patents
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Description
この発明は、バイポーラ型半導体装置に関し、特にシリコンカーバイド(ＳｉＣ)などのワイドギャップ半導体を用いたバイポーラ型半導体装置に関する。 The present invention relates to a bipolar semiconductor device, and more particularly to a bipolar semiconductor device using a wide gap semiconductor such as silicon carbide (SiC).
従来、ＳｉＣを用いて製作されたバイポーラ型半導体装置としては、表面に縞状またはストライプ状のメサ加工を施し、そのメサ上にアノード電極を形成したＧＴＯ(Gate Turn-off Thyristor；ゲート・ターンオフ・サイリスタ)がある。このようなＧＴＯでは、順方向に電流を通電すると、電子と正孔が再結合するエネルギーにより面状の積層欠陥(stacking fault)がドリフト層中で拡大して、順方向電圧ＶFが大きくなる「ＶFドリフト」という現象が発生する。このような積層欠陥の種となる半導体層の欠陥には、基底面転位(ＢＰＤ;basal Plane Dislocation)と表面欠陥(ハーフループ)がある。 Conventionally, as a bipolar semiconductor device manufactured using SiC, a GTO (Gate Turn-off Thyristor) in which striped or striped mesa processing is performed on the surface and an anode electrode is formed on the mesa. Thyristor). In such a GTO, when a current is applied in the forward direction, planar stacking faults expand in the drift layer due to the energy of recombination of electrons and holes, and the forward voltage VF increases. A phenomenon called “VF drift” occurs. Such defects in the semiconductor layer that become seeds of stacking faults include basal plane dislocation (BPD) and surface defects (half loops).
この基底面転位に起因する積層欠陥は、メサ端部に到達するまでしか拡大しない性質があるため、アノード電極のストライプ方向と半導体基板のオフ方向を平行にすることにより、積層欠陥の拡大を止めて、「ＶFドリフト」を低減するバイポーラ型半導体装置が提案されている(例えば、特開２００４−３３５７２０号公報(特許文献１)参照)。 Since the stacking fault due to this basal plane dislocation has the property of expanding only until it reaches the end of the mesa, the extension of the stacking fault is stopped by making the stripe direction of the anode electrode parallel to the off direction of the semiconductor substrate. Thus, a bipolar semiconductor device that reduces “VF drift” has been proposed (see, for example, Japanese Patent Application Laid-Open No. 2004-335720 (Patent Document 1)).
しかしながら、近年は、結晶成長技術の向上により、結晶中の基底面転位密度は低減されてきており、素子製作プロセス中で発生する表面欠陥が問題となっている。この表面欠陥を種とする積層欠陥は、基底面転位と異なり、ドリフト層中を素子端部まで拡大するため、ストライプ方向と半導体基板のオフ方向を平行にしても、表面欠陥を種とする積層欠陥は、ストライプ方向に対して垂直方向に素子端部まで拡大して、電圧を印加したときの電極間のリークパスとなる。このため、ストライプ形状の凸部上に形成されたアノード電極とその凸部の両側に形成されたゲート電極とを有するＧＴＯや、ストライプ形状の凸部に形成されたエミッタ電極とその凸部の両側に形成されたゲート電極とを有するＩＧＢＴでは、表面欠陥を種とする積層欠陥はリークパスとなり、最小点弧電流の増大などを引き起こし、素子の信頼性が低下するという問題がある。
そこで、この発明の課題は、表面欠陥に起因する積層欠陥が生じても、リーク電流を低減でき、最小点弧電流の増大を防止できるバイポーラ型半導体装置を提供することにある。 Accordingly, an object of the present invention is to provide a bipolar semiconductor device capable of reducing a leakage current and preventing an increase in a minimum ignition current even when a stacking fault due to a surface defect occurs.
上記課題を解決するため、この発明のバイポーラ型半導体装置は、
半導体基板と、上記半導体基板上にエピタキシャル成長により順に形成された複数の半導体層とを備え、上記半導体基板と上記複数の半導体層がワイドギャップ半導体を母材とするバイポーラ型半導体装置であって、
上記複数の半導体層の上側の少なくとも最上層に形成され、上記半導体基板のオフ方向に対してストライプ方向が略直交するメサストライプ部と、
上記メサストライプ部上に形成された第１電極と、
上記半導体基板の裏面に形成された第２電極と、
上記複数の半導体層のうちの上記メサストライプ部のメサ間の半導体層の露出領域上に形成された制御電極と
を備え、
電流通電時に、上記メサストライプ部の表面にある表面欠陥を種として上記半導体基板の基底面に沿って成長する面状の積層欠陥が上記メサストライプ部のストライプ方向と平行であることを特徴とする。
In order to solve the above problems, a bipolar semiconductor device of the present invention is
A bipolar semiconductor device comprising a semiconductor substrate and a plurality of semiconductor layers sequentially formed on the semiconductor substrate by epitaxial growth, wherein the semiconductor substrate and the plurality of semiconductor layers are based on a wide gap semiconductor,
A mesa stripe portion formed in at least the uppermost layer above the plurality of semiconductor layers, the stripe direction being substantially orthogonal to the off direction of the semiconductor substrate;
A first electrode formed on the mesa stripe portion;
A second electrode formed on the back surface of the semiconductor substrate;
A control electrode formed on an exposed region of the semiconductor layer between the mesas of the mesa stripe portion of the plurality of semiconductor layers ,
A planar stacking fault that grows along the basal plane of the semiconductor substrate using a surface defect on the surface of the mesa stripe portion as a seed when current is applied is parallel to the stripe direction of the mesa stripe portion. .
上記構成のバイポーラ型半導体装置によれば、半導体基板のオフ方向に対してメサストライプ部のストライプ方向を略直交させることにより、表面欠陥に起因する積層欠陥が基底面に沿って成長してメサストライプ部のメサとメサ間の凹部を交互に横断しないので、リークパスがほとんど無くなる。これにより、第１電極と制御電極との間(例えばＧＴＯにおけるアノード電極とゲート電極との間)のリーク電流を低減でき、最小点弧電流の増大を防止できる。 According to the bipolar semiconductor device having the above-described configuration, the stacking fault caused by the surface defect grows along the basal plane by causing the stripe direction of the mesa stripe portion to be substantially orthogonal to the off direction of the semiconductor substrate. Since the recesses between the mesas and the mesas are not crossed alternately, there is almost no leak path. Thereby, the leakage current between the first electrode and the control electrode (for example, between the anode electrode and the gate electrode in GTO) can be reduced, and an increase in the minimum ignition current can be prevented.
また、一実施形態のバイポーラ型半導体装置では、上記制御電極に流す電流により動作を制御する電流駆動型である。 Further, the bipolar semiconductor device of one embodiment is a current driving type in which operation is controlled by a current flowing through the control electrode.
上記実施形態によれば、特に表面欠陥に起因する積層欠陥が成長しやすい電流駆動型のバイポーラ型半導体装置において、リーク電流の低減化と最小点弧電流の増大防止の効果が顕著である。 According to the above-described embodiment, particularly in the current-driven bipolar semiconductor device in which stacking faults due to surface defects are likely to grow, the effects of reducing the leakage current and preventing the increase of the minimum ignition current are remarkable.
また、一実施形態のバイポーラ型半導体装置では、上記ワイドギャップ半導体としてシリコンカーバイド(ＳｉＣ)を用いた。 In one embodiment, silicon carbide (SiC) is used as the wide gap semiconductor.
上記実施形態によれば、ワイドギャップ半導体としてシリコンカーバイド(ＳｉＣ)を用いることによって、絶縁破壊電界強度がシリコン(Ｓｉ)に比べて高くなり、高耐圧の用途に用いることが可能となる。 According to the above embodiment, by using silicon carbide (SiC) as the wide gap semiconductor, the dielectric breakdown electric field strength becomes higher than that of silicon (Si), and it can be used for high breakdown voltage applications.
また、一実施形態のバイポーラ型半導体装置では、上記第１電極をアノード電極とし、上記第２電極をカソード電極とし、上記制御電極をゲート電極とする電流駆動型のゲートターンオフサイリスタである。 In one embodiment, the bipolar semiconductor device is a current-driven gate turn-off thyristor in which the first electrode is an anode electrode, the second electrode is a cathode electrode, and the control electrode is a gate electrode.
上記実施形態によれば、表面欠陥に起因する積層欠陥が成長しやすい電流駆動型のゲートターンオフサイリスタにおいて、表面欠陥に起因する積層欠陥が成長してもメサストライプ部のメサとメサ間の凹部を交互に横断しないので、リークパスがほとんど無くなり、アノード電極とゲート電極との間のリーク電流を低減でき、最小点弧電流の増大を防止できる。 According to the embodiment, in the current-driven gate turn-off thyristor in which the stacking fault due to the surface defect is likely to grow, even if the stacking fault due to the surface defect grows, the recess between the mesa of the mesa stripe portion is formed. Since they do not cross alternately, there are almost no leak paths, the leak current between the anode electrode and the gate electrode can be reduced, and an increase in the minimum ignition current can be prevented.
以上より明らかなように、この発明のバイポーラ型半導体装置によれば、表面欠陥に起因する積層欠陥が生じても、リーク電流を低減でき、最小点弧電流の増大を防止できるバイポーラ型半導体装置を実現することができる。 As is clear from the above, according to the bipolar semiconductor device of the present invention, even if a stacking fault due to a surface defect occurs, the bipolar semiconductor device can reduce the leakage current and prevent the increase of the minimum ignition current. Can be realized.
以下、この発明のバイポーラ型半導体装置を図示の実施の形態により詳細に説明する。 The bipolar semiconductor device of the present invention will be described in detail below with reference to the illustrated embodiments.
図１Ａはこの発明の実施の一形態のバイポーラ型半導体装置の一例としてのＧＴＯ(Gate Turn-off Thyristor；ゲート・ターンオフ・サイリスタ)の模式図を示し、図１Ｂは図１Ａに示すＧＴＯのストライプ方向から見た側面図を示している。 1A is a schematic diagram of a GTO (Gate Turn-off Thyristor) as an example of a bipolar semiconductor device according to an embodiment of the present invention, and FIG. 1B is a stripe direction of the GTO shown in FIG. 1A. The side view seen from is shown.
この実施の形態のＧＴＯは、図１Ａ,図１Ｂに示すように、半導体基板とその半導体基板上にエピタキシャル成長により順に形成された複数の半導体層とを備えた主構造体１と、上記主構造体１の半導体層の最上層に形成され、半導体基板のオフ方向に対してストライプ方向(矢印Ｒ１)が略直交するメサストライプ部２と、上記メサストライプ部２上に形成された第１電極の一例としてのアノード電極３と、上記半導体基板の裏面に形成された第２電極の一例としてのカソード電極５と、上記メサストライプ部２のメサ２a間およびメサストライプ部２の周囲の半導体層の露出領域上に形成された制御電極の一例としてのゲート電極４とを備えている。上記メサストライプ部２は、予め決められた間隔をあけて互いに平行に形成された細長い複数のメサ２aからなる。図１Ａ,図１Ｂでは、主構造体１の半導体基板と複数の半導体層は省略している。 As shown in FIGS. 1A and 1B, the GTO of this embodiment includes a main structure 1 including a semiconductor substrate and a plurality of semiconductor layers formed in order by epitaxial growth on the semiconductor substrate, and the main structure described above. An example of a mesa stripe portion 2 formed on the uppermost layer of one semiconductor layer and having a stripe direction (arrow R1) substantially orthogonal to the off direction of the semiconductor substrate, and a first electrode formed on the mesa stripe portion 2 As an anode electrode 3, a cathode electrode 5 as an example of a second electrode formed on the back surface of the semiconductor substrate, and an exposed region of a semiconductor layer between the mesa 2 a of the mesa stripe portion 2 and around the mesa stripe portion 2. A gate electrode 4 is provided as an example of the control electrode formed above. The mesa stripe portion 2 is composed of a plurality of elongated mesas 2a formed in parallel with each other at a predetermined interval. 1A and 1B, the semiconductor substrate and the plurality of semiconductor layers of the main structure 1 are omitted.
上記主構造体１の半導体基板と複数の半導体層は、ワイドギャップ半導体の一例としてのシリコンカーバイト(ＳｉＣ)を母材としている。ここで、ＳｉＣ半導体基板は、４Ｈ−ＳｉＣが主に使用され、エピタキシャル成長を行う結晶面を数度(オフ角)傾けた面が使用される。 The semiconductor substrate and the plurality of semiconductor layers of the main structure 1 are based on silicon carbide (SiC) as an example of a wide gap semiconductor. Here, 4H—SiC is mainly used for the SiC semiconductor substrate, and a plane obtained by tilting a crystal plane for epitaxial growth by several degrees (off angle) is used.
このようなメサ構造のＧＴＯでは、メサストライプ部２を形成するときにメサ２a表面や周辺部の表面に多くの表面欠陥が生じる。図１Ａ,図１Ｂにおいて、メサストライプ部２の一部のメサ２aの端部に表面欠陥Ｓがあるものとすると、電流通電時にその表面欠陥Ｓを種として基底面に沿って成長する面状の積層欠陥６は、メサストライプ部２のストライプ方向と平行で、かつ、主構造体１の平面に対して半導体基板のオフ方向(矢印Ｒ２)に向かって半導体基板側に徐々に傾斜する台形状となる。 In the GTO having such a mesa structure, when the mesa stripe portion 2 is formed, many surface defects are generated on the surface of the mesa 2a and the peripheral portion. In FIG. 1A and FIG. 1B, if there is a surface defect S at the end of a part of the mesa 2a of the mesa stripe portion 2, a planar shape that grows along the basal plane using the surface defect S as a seed when current is applied. The stacking fault 6 has a trapezoidal shape that is parallel to the stripe direction of the mesa stripe portion 2 and is gradually inclined toward the semiconductor substrate side in the off direction (arrow R2) of the semiconductor substrate with respect to the plane of the main structure 1. Become.
図２は上記ＧＴＯの断面図を示している。図２に示すＧＴＯは、ｎ＋型の４Ｈ−ＳｉＣの半導体基板２１と、ｐ型バッファ層２２と、ｐ−型ベース層２３と、ｎ型ベース層２４と、ストライプ状に形成されたｐ＋型エミッタ層２５と、上記ｐ＋型エミッタ層２５上に形成されたアノード電極２６と、露出したｎ型ベース層２４にイオン注入してｐ＋型エミッタ層２５を囲むように形成されたｎ+型低抵抗ゲート領域２７とｎ＋型ゲートコンタクト領域２８と、上記ｎ＋型ゲートコンタクト領域２８上に形成されたゲート電極２９と、半導体基板２１の裏面側に形成されたカソード電極３０とを備えている。上記ｐ+型エミッタ層２５が図１Ａ,図１Ｂに示すメサ２aに相当する。 FIG. 2 shows a sectional view of the GTO. The GTO shown in FIG. 2 includes an n + -type 4H—SiC semiconductor substrate 21, a p-type buffer layer 22, a p − -type base layer 23, an n-type base layer 24, and a p + formed in a stripe shape. N + type emitter layer 25, anode electrode 26 formed on p + type emitter layer 25, and n + formed to surround p + type emitter layer 25 by ion implantation into exposed n type base layer 24. A low-resistance gate region 27, an n + -type gate contact region 28, a gate electrode 29 formed on the n + -type gate contact region 28, and a cathode electrode 30 formed on the back side of the semiconductor substrate 21. ing. The p + -type emitter layer 25 corresponds to the mesa 2a shown in FIGS. 1A and 1B.
図３は上記ＧＴＯの動作時間に対するＩｇminの変化を示し、図３において、横軸は動作時間ｔ[時間]を表し、縦軸は動作開始時の最小点弧電流Ｉｇmin(0)に対してｔ時間後の最小点弧電流Ｉｇmin(t)の比(Ｉｇmin(t)/Ｉｇmin(0))を表している。 FIG. 3 shows the change in Igmin with respect to the GTO operating time. In FIG. 3, the horizontal axis represents the operating time t [hour], and the vertical axis represents t with respect to the minimum ignition current Igmin (0) at the start of the operation. It represents the ratio (Igmin (t) / Igmin (0)) of the minimum ignition current Igmin (t) after time.
図３に示すように、比較のためのＧＴＯでは、動作時間が１０時間を越えないうちに最小点弧電流比(Ｉｇmin(t)/Ｉｇmin(0))が１００を越えているのに対して、この発明の実施の形態のＧＴＯは、動作時間が６０時間経過しても１．３以下である。 As shown in FIG. 3, in the GTO for comparison, the minimum firing current ratio (Igmin (t) / Igmin (0)) exceeds 100 before the operation time exceeds 10 hours. The GTO according to the embodiment of the present invention is 1.3 or less even after 60 hours of operation.
図４Ａは比較例のＧＴＯの表面欠陥を種とする積層欠陥を示す模式図を示し、図４Ｂは図４Ａに示すＧＴＯのストライプ方向から見た側面図を示している。図４Ａ,図４Ｂに示すＧＴＯは、比較のために示したものであり、本発明ではない。 FIG. 4A is a schematic view showing a stacking fault using the surface defect of the GTO of the comparative example as a seed, and FIG. 4B is a side view seen from the stripe direction of the GTO shown in FIG. 4A. The GTO shown in FIGS. 4A and 4B is shown for comparison and is not the present invention.
この比較例のＧＴＯは、図４Ａ,図４Ｂに示すように、ｎ型の半導体基板とその半導体基板上にエピタキシャル成長により順に形成された複数の半導体層とを備えた主構造体３１と、上記主構造体１の半導体層の最上層に形成され、半導体基板のオフ方向(矢印Ｒ１２)とストライプ方向(矢印Ｒ１１)が平行なメサストライプ部３２と、上記メサストライプ部３２上に形成されたアノード電極３３と、上記半導体基板の裏面に形成されたカソード電極３５と、上記メサストライプ部３２のメサ３２a間およびメサストライプ部３２の周囲に露出する半導体層上に形成されたゲート電極３４とを備えている。図４Ａ,図４Ｂでは、主構造体３１の半導体基板と複数の半導体層は、省略している。 4A and 4B, the GTO of this comparative example includes a main structure 31 including an n-type semiconductor substrate and a plurality of semiconductor layers sequentially formed on the semiconductor substrate by epitaxial growth, and the main structure 31 described above. A mesa stripe portion 32 formed in the uppermost layer of the semiconductor layer of the structure 1 and parallel in the off direction (arrow R12) and the stripe direction (arrow R11) of the semiconductor substrate, and an anode electrode formed on the mesa stripe portion 32 33, a cathode electrode 35 formed on the back surface of the semiconductor substrate, and a gate electrode 34 formed on the semiconductor layer exposed between the mesas 32a of the mesa stripe portion 32 and around the mesa stripe portion 32. Yes. 4A and 4B, the semiconductor substrate and the plurality of semiconductor layers of the main structure 31 are omitted.
上記主構造体３１の半導体基板と複数の半導体層は、シリコンカーバイト(ＳｉＣ)を母材としている。 The semiconductor substrate and the plurality of semiconductor layers of the main structure 31 are made of silicon carbide (SiC) as a base material.
図４Ａ,図４Ｂにおいて、メサストライプ部３２の一部のメサ３２aの端部に表面欠陥Ｓがあるものとすると、電流通電時にその表面欠陥Ｓを種として成長する面状の積層欠陥３６は、主構造体３１の平面に対して半導体基板のオフ方向(矢印Ｒ１２)に向かって半導体基板側に徐々に傾斜する台形状となる。 4A and 4B, assuming that there is a surface defect S at the end of a part of the mesa 32a of the mesa stripe portion 32, a planar stacking fault 36 that grows using the surface defect S as a seed when current is applied is: A trapezoidal shape is formed that gradually inclines toward the semiconductor substrate in the off direction (arrow R12) of the semiconductor substrate with respect to the plane of the main structure 31.
このとき、表面欠陥を種とする積層欠陥３６は、メサストライプ部３２のストライプ方向に対して直角方向に主構造体３１の端部まで拡大して、電圧を印加したときのアノード電極３３とゲート電極３４との間のリークパス４０となる。このため、メサストライプ部の凸部にアノード電極を有すると共に凹部にゲート電極を有する構成のＧＴＯでは、最小点弧電流の増大などを引き起こし、素子の信頼性が低下する。 At this time, the stacking fault 36 using the surface defect as a seed expands to the end of the main structure 31 in a direction perpendicular to the stripe direction of the mesa stripe portion 32, and the anode electrode 33 and the gate when the voltage is applied. It becomes a leak path 40 between the electrodes 34. For this reason, in the GTO having the anode electrode at the convex portion of the mesa stripe portion and the gate electrode at the concave portion, the minimum ignition current is increased and the reliability of the element is lowered.
これに対して、この発明の実施の形態の図１Ａ,図１Ｂに示すＧＴＯによれば、半導体基板のオフ方向(矢印Ｒ２)に対してメサストライプ部２のストライプ方向(矢印Ｒ１)を略直交させることにより、表面欠陥に起因する積層欠陥が成長してメサストライプ部２のメサ２aとメサ２a間の凹部を交互に横断しないので、リークパスがほとんど無くなる。これにより、アノード電極３とゲート電極４との間のリーク電流を低減でき、最小点弧電流の増大を防止することができる。 On the other hand, according to the GTO shown in FIGS. 1A and 1B of the embodiment of the present invention, the stripe direction (arrow R1) of the mesa stripe portion 2 is substantially orthogonal to the off direction (arrow R2) of the semiconductor substrate. As a result, stacking faults due to surface defects grow and do not alternately cross the recesses between the mesas 2a and mesas 2a of the mesa stripe portion 2, so that there is almost no leakage path. Thereby, the leakage current between the anode electrode 3 and the gate electrode 4 can be reduced, and an increase in the minimum ignition current can be prevented.
また、半導体基板と複数の半導体層にワイドギャップ半導体としてシリコンカーバイド(ＳｉＣ)を用いることによって、絶縁破壊電界強度がシリコン(Ｓｉ)に比べて高くなり、高耐圧の用途に用いることが可能となる。 In addition, by using silicon carbide (SiC) as a wide gap semiconductor for the semiconductor substrate and the plurality of semiconductor layers, the breakdown electric field strength is higher than that of silicon (Si), and can be used for high breakdown voltage applications. .
上記実施の形態では、ワイドギャップ半導体としてＳｉＣを用いたバイポーラ型半導体装置としてのＧＴＯについて説明したが、他のワイドギャップ半導体として窒化ガリウム(ＧａＮ)やダイヤモンドなどを用いたものでも同様の効果を得ることができる。 In the above embodiment, the GTO as a bipolar type semiconductor device using SiC as a wide gap semiconductor has been described. However, the same effect can be obtained by using other wide gap semiconductors such as gallium nitride (GaN) or diamond. be able to.
また、この発明のバイポーラ型半導体装置は、ＧＴＯに限らず、ＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)やＢＪＴ(バイポーラ型接合トランジスタ)に適用することができる。 The bipolar semiconductor device of the present invention is not limited to GTO, but can be applied to IGBT (insulated gate bipolar transistor) and BJT (bipolar junction transistor).
また、この発明のバイポーラ型半導体装置は、特に表面欠陥に起因する積層欠陥が成長しやすい電流駆動型のバイポーラ型半導体装置に適用することにより、リーク電流の低減化と最小点弧電流の増大防止の効果が顕著である。 In addition, the bipolar semiconductor device of the present invention is applied to a current-driven bipolar semiconductor device in which stacking faults due to surface defects are likely to grow, thereby reducing leakage current and preventing increase in minimum firing current. The effect of is remarkable.
また、この発明のバイポーラ型半導体装置は、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野などにおいて、例えばインバータなどの電力制御装置に好適である。 In addition, the bipolar semiconductor device of the present invention is suitable for a power control device such as an inverter, for example, in the home appliance field, the industrial field, a vehicle field such as an electric vehicle, and a power system field such as power transmission.
また、この発明のバイポーラ型半導体装置は、電力制御装置に適用すると、ＳｉＣバイポーラ素子の破壊を防ぐだけではなく、通電時の損失も抑制することができ、大電流が可能となると共に、装置の信頼性などの性能の向上させることができる。 In addition, when the bipolar semiconductor device of the present invention is applied to a power control device, it not only prevents the destruction of the SiC bipolar element but also can suppress a loss during energization, enabling a large current, Performance such as reliability can be improved.
この発明の具体的な実施の形態について説明したが、この発明は上記実施の形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。 Although specific embodiments of the present invention have been described, the present invention is not limited to the above embodiments, and various modifications can be made within the scope of the present invention.
なお、上記実施の形態において、主構造体の半導体基板とその半導体基板上に形成された半導体層の夫々の導電型が逆であってもよく、この場合も同様の作用,効果を有する。 In the above embodiment, the conductivity types of the semiconductor substrate of the main structure and the semiconductor layer formed on the semiconductor substrate may be reversed. In this case, the same operation and effect are obtained.
１…主構造体
２…メサストライプ部
２a…メサ
３…アノード電極
４…ゲート電極
５…カソード電極
６…積層欠陥
Ｓ…表面欠陥
DESCRIPTION OF SYMBOLS 1 ... Main structure 2 ... Mesa stripe part 2a ... Mesa 3 ... Anode electrode 4 ... Gate electrode 5 ... Cathode electrode 6 ... Stacking fault S ... Surface defect
Claims (4)
上記複数の半導体層の上側の少なくとも最上層に形成され、上記半導体基板のオフ方向に対してストライプ方向が略直交するメサストライプ部と、
上記メサストライプ部上に形成された第１電極と、
上記半導体基板の裏面に形成された第２電極と、
上記複数の半導体層のうちの上記メサストライプ部のメサ間の半導体層の露出領域上に形成された制御電極と
を備え、
電流通電時に、上記メサストライプ部の表面にある表面欠陥を種として上記半導体基板の基底面に沿って成長する面状の積層欠陥が上記メサストライプ部のストライプ方向と平行であることを特徴とするバイポーラ型半導体装置。 A bipolar semiconductor device comprising a semiconductor substrate and a plurality of semiconductor layers sequentially formed on the semiconductor substrate by epitaxial growth, wherein the semiconductor substrate and the plurality of semiconductor layers are based on a wide gap semiconductor,
A mesa stripe portion formed in at least the uppermost layer above the plurality of semiconductor layers, the stripe direction being substantially orthogonal to the off direction of the semiconductor substrate;
A first electrode formed on the mesa stripe portion;
A second electrode formed on the back surface of the semiconductor substrate;
A control electrode formed on an exposed region of the semiconductor layer between the mesas of the mesa stripe portion of the plurality of semiconductor layers ,
A planar stacking fault that grows along the basal plane of the semiconductor substrate using a surface defect on the surface of the mesa stripe portion as a seed when current is applied is parallel to the stripe direction of the mesa stripe portion. Bipolar semiconductor device.
上記制御電極に流す電流により動作を制御する電流駆動型であることを特徴とするバイポーラ型半導体装置。 The bipolar semiconductor device according to claim 1,
2. A bipolar semiconductor device, characterized in that it is of a current drive type in which operation is controlled by a current flowing through the control electrode.
上記ワイドギャップ半導体としてシリコンカーバイド(ＳｉＣ)を用いたことを特徴とするバイポーラ型半導体装置。 The bipolar semiconductor device according to claim 1 or 2,
2. A bipolar semiconductor device using silicon carbide (SiC) as the wide gap semiconductor.
上記第１電極をアノード電極とし、上記第２電極をカソード電極とし、上記制御電極をゲート電極とする電流駆動型のゲートターンオフサイリスタであることを特徴とするバイポーラ型半導体装置。 In the bipolar semiconductor device according to any one of claims 1 to 3,
2. A bipolar semiconductor device comprising a current-driven gate turn-off thyristor having the first electrode as an anode electrode, the second electrode as a cathode electrode, and the control electrode as a gate electrode.
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