RU2785554C1 - Устройство для формирования максимальных и минимальных двоичных чисел - Google Patents

Abstract

Изобретение относится к области вычислительной техники. Технический результат заключается в повышении быстродействия при определении максимального или минимального двоичного числа из совокупности N двоичных чисел. Технический результат достигается за счет того, что в устройство введены вход управления режимами работы, N-входовый элемент ИЛИ, N-разрядный демультиплексор «1*2», мультиплексор «2*1», в i-ю входную ячейку - второй элемент И, выход которого объединен с выходом первого элемента И i-й входной ячейки и подключен к первому входу i-го сумматора по модулю два, второй вход которого соединен с выходом мультиплексора «2*1». 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано в устройствах обработки информации при анализе двоичных чисел.

Известно устройство, позволяющее из совокупности аналоговых сигналов выбирать наименьший [Никулин Ю.Я., Огреб С.М., Соколов С.В., Смирнов Ю.А. Селектор минимального сигнала / А.с. № 1223259, СССР, 1986 г.] и содержащее дифференциальные оптроны, преобразователь входного напряжения в ток, операционный усилитель, оптические волокна, источник постоянного напряжения, резистор. Недостатком данного устройства является возможность селекции только аналоговых сигналов и невозможность определения максимального или минимального двоичного числа из совокупности N двоичных чисел.

Известно также устройство, позволяющее определять оптический сигнал с максимальной амплитудой в последовательности оптических импульсов [Соколов С.В., Ганеев М.Р. Оптическое устройство для определения максимального сигнала / Патент № 2118844, Россия, 1998г.] и содержащее источник когерентного излучения, входной оптический разветвитель с тремя оптическими разветвлениями, три оптических модулятора, три фотоприемника, оптический Y-разветвитель и фазовый модулятор. Недостатком данного устройства является возможность селекции только оптических импульсов по амплитуде и невозможность определения максимального или минимального двоичного числа из совокупности N двоичных чисел.

Известно также устройство, содержащее три RS-триггера, управляемый генератор импульсов, одновибратор, регистр сдвига, четыре элемента ИЛИ, элемент И, шесть инверторов [Г.П. Абугов, В.А. Прохоров, А.М. Рахман. Селектор информационного сигнала / Патент № 1737738, СССР, 1989 г.]. Недостатком данного устройства является невозможность определения максимального или минимального двоичного числа из совокупности N двоичных чисел.

Наиболее близким по техническому исполнению к предложенному устройству является устройство для формирования минимальных двоичных чисел [Патент № 2755274, RU], содержащее N входных ячеек, каждая из которых состоит из элемента И, RS-триггера и сумматора по модулю два, N-входовый элемент И, общий вход сброса устройства, i-м входом устройства является вход i-й входной ячейки, i=1, 2,…,N, объединенный с первым входом i-го элемента И, второй вход которого соединен с нулевым выходом i-го RS-триггера. При этом R-вход RS-триггера соединен с общим входом сброса, а S-вход соединен с выходом i-го сумматора по модулю два, первый вход которого соединен с объединенным выходом i-го элемента И и единичным выходом i-го RS-триггера, а второй вход соединен с выходом N-входового элемента И, i-й вход которого соединен с объединенным выходом i-го элемента И и единичным выходом i-го RS-триггера, а выход является выходом устройства.

Недостатком данного устройства является невозможность определения максимального двоичного числа из совокупности N двоичных чисел.

Заявленное устройство направлено на решение задачи определения максимального или минимального двоичного числа из совокупности N двоичных чисел с высоким быстродействием.

Поставленная задача возникает в системах управления техническими системами, задачах оптимизации, многомерного анализа и др.

Технический результат достигается тем, что в устройство введены вход управления режимами работы, N-входовый элемент ИЛИ, N-разрядный демультиплексор «1*2», мультиплексор «2*1», в i-ю входную ячейку - второй элемент И, выход которого объединен с выходом первого элемента И i-й входной ячейки и подключен к первому входу i-го сумматора по модулю два, второй вход которого соединен с выходом мультиплексора «2*1», при этом первый вход второго элемента И i-й входной ячейки соединен с единичным выходом i-го RS-триггера, а второй вход – с входом управления режимами работы, который при этом подключен к адресным входам мультиплексора «2*1» и N-разрядного демультиплексора «1*2», i-й информационный вход которого соединен с объединенными выходами первого и второго элементов И i-й входной ячейки, первый N – разрядный выход подключен к N входам N-входового элемента ИЛИ, второй N-разрядный выход подключен к N входам N -входного элемента И, выход которого подключен ко второму информационному входу мультиплексора «2*1», первый информационный вход которого соединен с выходом N-входового элемента ИЛИ, а выход является выходом устройства.

На фиг.1 приведена функциональная схема устройства для определения максимальных и минимальных двоичных чисел.

Устройство для определения максимальных и минимальных двоичных чисел содержит N входных ячеек 1_i, i=1,2,...,N, каждая из которых состоит из двух элементов И 2_i1, 2_i2, RS-триггера 3_i и сумматора по модулю два 4_i ; N-разрядный демультиплексор «1*2» 5, N-входовый элемент ИЛИ 6, N-входовый элемент И 7, мультиплексор «2*1» 8, вход управления режимами работы 9, общий вход сброса устройства 10.

N входами устройства являются входы N входных ячеек 1_i, i=1,2,...,N, объединенные с первыми входами элементов И 2_i1 . Второй вход первого элемента И 2_i1 соединен с нулевым выходом RS-триггера 3_i, единичный выход которого подключен к первому входу второго элемента И 2_i2, R-вход соединен с общим входом сброса 10, а S-вход соединен с выходом сумматора по модулю два 4_i. Первый вход сумматора по модулю два 4_i соединен с выходом первого элемента И 2_i1, а второй вход соединен с выходом мультиплексора «2*1» 8.

Выход первого элемента И 2_i1 объединен с выходом второго элемента И 2_i2 и подключен к i-му информационному входу N-разрядного демультиплексора «1*2» 5. Первый N-разрядный выход демультиплексора «1*2» 5 подключен к N входам элемента ИЛИ 6, второй N-разрядный выход демультиплексора «1*2» 5 подключен к N входам элемента И 7. Выход элемента ИЛИ 6 подключен к первому информационному входу мультиплексора «2*1» 8, выход элемента И7 подключен ко второму информационному входу мультиплексора «2*1» 8. Адресный вход мультиплексора «2*1» 8 соединен со входом управления режимами 9, который подключен к адресному входу демультиплексора «1*2» 5 и вторым входам вторых элементов И 2_i2 входных ячеек 1_i, i=1,2,...,N. Выход мультиплексора «2*1» 8 является выходом устройства.

Устройство имеет два режима работы и работает в этих режимах следующим образом.

В первом режиме работы в основу его функционирования положено выделение максимального двоичного числа (ДЧ) из совокупности N ДЧ, поступающих на N входов устройства в последовательном коде, во втором режиме работы - минимального ДЧ из совокупности N ДЧ, поступающих на N входов устройства в последовательном коде, путем последовательного выделения на выходе устройства максимального / минимального значения среди текущих двоичных разрядов, поступивших на входы устройства. Выбор режима работы определяется сигналом управления, поступающим со входа управления режимами работы 9: при нулевом сигнале управления устройство работает в первом режиме – осуществляет выбор максимального ДЧ из совокупности N ДЧ, при единичном сигнале устройство работает во втором режиме - осуществляет выбор минимального ДЧ из совокупности N ДЧ.

Все N ДЧ синхронно поступают, начиная со старших разрядов, на входы соответствующих входных ячеек (ВЯ) 1_i, i=1,2,...,N, являющиеся входами устройства, в виде двоичных последовательностей (кодов). Код i-го ДЧ поступает на первый вход первого элемента И 2_i1, входящего в ВЯ 1_i. Перед началом работы устройства все RS-триггеры 3₁,3₂,...,3_N сигналом «Сброс», поступающим на их R-входы с общего входа сброса устройства 10, устанавливаются в нулевое состояние: на вторые входы элементов И 2_i1.поступают единичные сигналы, обеспечивающие прохождение сигналов двоичных последовательностей с i-го входа устройства. Старшие разряды всех двоичных последовательностей, пройдя через соответствующие элементы И 2_i1, поступают на первые входы сумматоров по модулю два 4_i и i-й информационный вход N – разрядного демультиплексора «1*2» 5.

В первом режиме работы в соответствии с сигналом управления, поступающим со входа управления режимами работы 9 на адресный вход демультиплексора «1*2» 5, демультиплексор «1*2» 5 обеспечивает прохождение N – разрядов входного двоичного кода на вход N -входного элемента ИЛИ 6, во втором режиме работы - на вход N -входного элемента И 7. Сигналы с выходов элемента ИЛИ 6 и элемента И 7 поступают, соответственно, на первый и второй входы мультиплексора «2*1» 8, который в первом режиме работы в соответствии с сигналом управления, поступающим со входа управления режимами работы 9 на его адресный вход, обеспечивает прохождение на его выход сигнала с выхода элемента ИЛИ 6, во втором режиме работы - сигнала с выхода элемента И 7. Одновременно сигнал управления со входа управления режимами работы 9 поступает на вторые входы вторых элементов И 2_i2, входящих в ВЯ 1_i. Во втором режиме работы это обеспечивает объединение (связь) единичных выходов RS-триггеров 3_i через элементы И 2_i2 с выходами элементов И 2_i1, а в первом режиме – отсутствие этой связи. Подобная организация связи функциональных элементов устройства обеспечивает во втором режиме выбор минимального ДЧ из совокупности N ДЧ в соответствии с описанным в [Патент № 2755274, RU], а в первом режиме - выбор максимального ДЧ из совокупности N ДЧ в соответствии с описанием, приведенным ниже.

В первом режиме устройство работает следующим образом. Если все текущие разряды всех N ДЧ равны «0», то выходной сигнал N -входного элемента ИЛИ 6 равен «0», если хотя бы один из текущих разрядов всех N ДЧ равен «1», то выходной сигнал равен «1». Выходной сигнал N -входного элемента ИЛИ 6 через мультиплексор «2*1» 8 поступает далее на выход устройства, формируя очередной разряд максимального ДЧ, и на вторые входы сумматоров по модулю два 4_i. На выходе сумматора по модулю два 4_i сигнал, равный «1», формируется только в том случае, когда у одного (или нескольких) из всех N ДЧ текущий разряд равен «1» (т.е. с выхода устройства на второй вход сумматора по модулю два 4_i поступает сигнал, равный «1»), а у i-го ДЧ текущий разряд, поступающий на первый вход сумматора по модулю два 4_i , равен «0» - т.е. когда i-е ДЧ не является максимальным. В этом случае на S-вход RS-триггера 3_i поступает сигнал, равный «1», который переводит его в единичное состояние: на нулевом выходе RS-триггера 3_i формируется сигнал, равный «0», который блокирует поступление i-го ДЧ через элемент И 2_i1, - на выходе элемента И 2_i1.формируется сигнал, равный «0», неизменный до окончания цикла работы устройства, который поступает на первый вход сумматора по модулю два 4_i и через демультиплексор «1*2» 5 на i-й вход N -входного элемента ИЛИ 6. Т.к. в дальнейшем единичные или нулевые сигналы, поступающие на S-вход RS-триггера 3_i, не могут изменить его состояния, то на все оставшееся после срабатывания RS-триггера 3_i время анализа двоичных чисел i-е ДЧ из анализа исключается. Постоянное формирование сигнала, равного «0», на i-м входе N -входного элемента ИЛИ 6 позволяет избежать ошибок формирования разрядов максимального двоичного числа на выходе устройства после исключения соответствующего i-го ДЧ из анализа. В результате значение текущего разряда ДЧ, формируемое на выходе устройства, равно максимальному из значений всех текущих разрядов анализируемых ДЧ, что приводит, в конечном счете, к формированию на выходе устройства последовательного кода максимального ДЧ.

Таким образом, данное устройство обеспечивает определение как максимального, так и минимального двоичного числа из совокупности N двоичных чисел.

Claims (1)

1. Устройство для формирования максимальных и минимальных двоичных чисел, содержащее N входных ячеек, каждая из которых состоит из элемента И, RS-триггера и сумматора по модулю два, N-входовый элемент И, общий вход сброса устройства, i-м входом устройства является вход i-й входной ячейки, i=1, 2, …, N, объединенный с первым входом i-го элемента И, второй вход которого соединен с нулевым выходом i-го RS-триггера, R-вход которого соединен с общим входом сброса, а S-вход соединен с выходом i-го сумматора по модулю два, отличающееся тем, что в него введены вход управления режимами работы, N-входовый элемент ИЛИ, N-разрядный демультиплексор «1*2», мультиплексор «2*1», в i-ю входную ячейку - второй элемент И, выход которого объединен с выходом первого элемента И i-й входной ячейки и подключен к первому входу i-го сумматора по модулю два, второй вход которого соединен с выходом мультиплексора «2*1», при этом первый вход второго элемента И i-й входной ячейки соединен с единичным выходом i-го RS-триггера, а второй вход – с входом управления режимами работы, который при этом подключен к адресным входам мультиплексора «2*1» и N-разрядного демультиплексора «1*2», i-й информационный вход которого соединен с объединенными выходами первого и второго элементов И i-й входной ячейки, первый N-разрядный выход подключен к N входам N-входового элемента ИЛИ, второй N-разрядный выход подключен к N входам N-входового элемента И, выход которого подключен ко второму информационному входу мультиплексора «2*1», первый информационный вход которого соединен с выходом N-входового элемента ИЛИ, а выход является выходом устройства.

Images