RU2770913C1 - Operational amplifier with low zero offset voltage on complementary field-effect transistors - Google Patents

Operational amplifier with low zero offset voltage on complementary field-effect transistors Download PDF

Info

Publication number
RU2770913C1
RU2770913C1 RU2021129178A RU2021129178A RU2770913C1 RU 2770913 C1 RU2770913 C1 RU 2770913C1 RU 2021129178 A RU2021129178 A RU 2021129178A RU 2021129178 A RU2021129178 A RU 2021129178A RU 2770913 C1 RU2770913 C1 RU 2770913C1
Authority
RU
Russia
Prior art keywords
source
field
effect transistor
output
current
Prior art date
Application number
RU2021129178A
Other languages
Russian (ru)
Inventor
Владислав Евгеньевич Чумаков
Николай Николаевич Прокопенко
Илья Викторович Пахомов
Анна Витальевна Бугакова
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования «Донской государственный технический университет» (ДГТУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования «Донской государственный технический университет» (ДГТУ) filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования «Донской государственный технический университет» (ДГТУ)
Priority to RU2021129178A priority Critical patent/RU2770913C1/en
Application granted granted Critical
Publication of RU2770913C1 publication Critical patent/RU2770913C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

FIELD: radio engineering.SUBSTANCE: in an operational amplifier with a low zero offset voltage on complementary field-effect transistors, first (12) current-stabilizing two-pole is implemented on first (19) additional field-effect transistor, a gate of which is connected to a source of first (13) output field-effect transistor, a drain is connected to second (11) bus of a power supply source, and a source is connected to the source of first (13) output field-effect transistor through first (20) additional resistor. Similarly, second (18) current-stabilizing two-pole, reference current source (10), third (25) additional current-stabilizing two-pole, fourth (28) current-stabilizing two-pole, and fifth (31) current-stabilizing two-pole are implemented in the circuit.EFFECT: reduction in a systematic component of zero offset voltage, which has a positive effect on static parameters of many analog interfaces based on the op-amp.4 cl, 8 dwg

Description

Изобретение относится к области радиотехники и может быть использовано в качестве малошумящего устройства усиления аналоговых сигналов, в структуре аналоговых микросхем различного функционального назначения на полевых транзистора, в том числе с управляющим pn-переходом, например, в операционных усилителях (ОУ), компараторах и т.п., в т.ч. работающих в широком диапазоне температур и воздействия радиации.The invention relates to the field of radio engineering and can be used as a low-noise device for amplifying analog signals, in the structure of analog microcircuits for various functional purposes on field-effect transistors, including those with a control pn junction, for example, in operational amplifiers (op-amps), comparators, etc. etc., incl. operating in a wide range of temperatures and exposure to radiation.

Известны схемы классических дифференциальных усилителей (ДУ) на полевых транзисторах [1-15], которые стали основой многих малошумящих аналоговых микросхем.Known schemes of classical differential amplifiers (DU) on field-effect transistors [1-15], which became the basis of many low-noise analog microcircuits.

Ближайшим прототипом (фиг. 1) заявляемого устройства является дифференциальный усилитель, представленный в статье «Лялинский А.А. Оптимизационные процедуры в системе проектирования аналоговых схем // Проблемы разработки перспективных микро- и наноэлектронных систем. 2018, Выпуск 1, С. 125-132, рис. 5.doi:10.31114/2078-7707-2018-1-125-132», который содержит входной дифференциальный каскад 1 с первым 2 и вторым 3 входами, а также первым 4 и вторым 5 токовыми выходами, первый 6 и второй 7 входные полевые транзисторы в структуре входного дифференциального каскада 1, затвор первого 6 входного полевого транзистора соединен с первым 2 входом, затвор второго 7 входного полевого транзистора соединен со вторым 3 входом устройства, сток первого 6 входного полевого транзистора соединен с первым 4 токовым выходом, сток второго 7 входного полевого транзистора соединен со вторым 5 токовым выходом, общая истоковая цепь которых 8 связана с первой 9 шиной источника питания через источник опорного тока 10, первый 4 токовый выход входного дифференциального каскада 1 согласован со второй 11 шиной источника питания, первый 12 токостабилизирующий двухполюсник, включенный между второй 11 шиной источника питания и истоком первого 13 выходного полевого транзистора, связанного со вторым 5 токовым выходом входного дифференциального каскада 1, затвор первого 13 выходного полевого транзистора соединен с первым 14 источником напряжения смещения, а сток подключен к токовому выходу 15 устройства и стоку второго 16 выходного полевого транзистора, затвор второго 16 выходного полевого транзистора подключен ко второму 17 источнику напряжения смещения, а исток связан с первой 9 шиной источника питания через второй 18 токостабилизирующий двухполюсник.The closest prototype (Fig. 1) of the proposed device is a differential amplifier presented in the article “Lyalinsky A.A. Optimization procedures in the design system of analog circuits // Problems of development of promising micro- and nanoelectronic systems. 2018, Issue 1, pp. 125-132, fig. 5.doi:10.31114/2078-7707-2018-1-125-132", which contains an input differential stage 1 with the first 2 and second 3 inputs, as well as the first 4 and second 5 current outputs, the first 6 and second 7 input field transistors in the structure of the input differential stage 1, the gate of the first 6 input field-effect transistor is connected to the first 2 input, the gate of the second 7 input field-effect transistor is connected to the second 3 input of the device, the drain of the first 6 input field-effect transistor is connected to the first 4 current output, the drain of the second 7 input field-effect transistor is connected to the second 5 current output, the common source circuit of which 8 is connected to the first 9 power supply bus through the reference current source 10, the first 4 current output of the input differential stage 1 is matched with the second 11 power supply bus, the first 12 current-stabilizing two-terminal connected between the second 11 power supply bus and the source of the first 13 output field effect transistor associated with the second 5 current output in input differential stage 1, the gate of the first 13 output FET is connected to the first 14 bias voltage source, and the drain is connected to the current output 15 of the device and the drain of the second 16 output FET, the gate of the second 16 output FET is connected to the second 17 bias voltage source, and the source is connected to the first 9 power supply bus through the second 18 current-stabilizing two-pole.

Существенный недостаток известного ОУ фиг. 1 состоит в том, что из-за асимметрии схемы при ее практической реализации не обеспечиваются малые значения систематической составляющей напряжения смещения нуля.A significant drawback of the known op-amp of Fig. 1 is that due to the asymmetry of the circuit, in its practical implementation, small values of the systematic component of the zero bias voltage are not provided.

Основная задача предполагаемого изобретения состоит в создании условий, при которых в заявляемой схеме ОУ фиг. 2 существенно уменьшается систематическая составляющая напряжения смещения нуля, что оказывает положительное влияние на статические параметры многих аналоговых интерфейсов на основе ОУ.The main objective of the proposed invention is to create conditions under which in the claimed OS circuit of Fig. 2 significantly reduces the systematic component of the zero offset voltage, which has a positive effect on the static parameters of many analog interfaces based on op amps.

Поставленная задача решается тем, что в операционном усилителе фиг. 1, содержащем входной дифференциальный каскад 1 с первым 2 и вторым 3 входами, а также первым 4 и вторым 5 токовыми выходами, первый 6 и второй 7 входные полевые транзисторы в структуре входного дифференциального каскада 1, затвор первого 6 входного полевого транзистора соединен с первым 2 входом, затвор второго 7 входного полевого транзистора соединен со вторым 3 входом устройства, сток первого 6 входного полевого транзистора соединен с первым 4 токовым выходом, сток второго 7 входного полевого транзистора соединен со вторым 5 токовым выходом, общая истоковая цепь которых 8 связана с первой 9 шиной источника питания через источник опорного тока 10, первый 4 токовый выход входного дифференциального каскада 1 согласован со второй 11 шиной источника питания, первый 12 токостабилизирующий двухполюсник, включенный между второй 11 шиной источника питания и истоком первого 13 выходного полевого транзистора, связанного со вторым 5 токовым выходом входного дифференциального каскада 1, затвор первого 13 выходного полевого транзистора соединен с первым 14 источником напряжения смещения, а сток подключен к токовому выходу 15 устройства и стоку второго 16 выходного полевого транзистора, затвор второго 16 выходного полевого транзистора подключен ко второму 17 источнику напряжения смещения, а исток связан с первой 9 шиной источника питания через второй 18 токостабилизирующий двухполюсник, предусмотрены новые элементы и связи – первый 12 токостаблизирующий двухполюсник реализован на первом 19 дополнительном полевом транзисторе, затвор которого связан с истоком первого 13 выходного полевого транзистора, сток подключен ко второй 11 шине источника питания, а исток связан с истоком первого 13 выходного полевого транзистора через первый 20 дополнительный резистор, второй 18 токостабилизирующий двухполюсник реализован на втором 21 дополнительном полевом транзисторе, сток которого соединен с истоком второго 16 выходного полевого транзистора, затвор связан с первой 9 шиной источника питания, а исток соединен с первой 9 шиной источника питания через второй 22 дополнительный резистор, источник опорного тока 10 реализован на третьем 23 дополнительном полевом транзисторе, сток которого соединен с общей истоковой цепью 8 первого 6 и второго 7 входных полевых транзисторов, затвор связан с первой 9 шиной источника питания, а исток соединен с первой 9 шиной источника питания через третий 24 дополнительный резистор, общая истоковая цепь 8 первого 6 и второго 7 входных полевых транзисторов связана с истоком второго 16 выходного полевого транзистора через третий 25 дополнительный токостабилизирующий двухполюсник, выполненный на четвертом 26 дополнительном полевом транзисторе, затвор которого соединен с истоком второго 16 выходного полевого транзистора, а исток соединен с истоком второго 16 выходного полевого транзистора четвертый 27 дополнительный резистор, между истоком первого 13 выходного полевого транзистора и второй 11 шиной источника питания включен четвертый 28 токостабилизирующий двухполюсник, выполненный на пятом 29 дополнительном полевом транзисторе, сток которого подключен ко второй 11 шине источника питания, затвор соединен с истоком первого 13 выходного полевого транзистора, а исток подключен к истоку первого 13 выходного полевого транзистора через пятый 30 дополнительный резистор, между истоком второго 16 выходного полевого транзистора и первой 9 шиной источника питания включен пятый 31 токостабилизирующий двухполюсник, выполненный на шестом 32 дополнительном полевом транзисторе, сток которого связан с истоком второго 16 выходного полевого транзистора, затвор соединен с первой 9 шиной источника питания, а исток связан с первой 9 шиной источника питания через шестой 33 дополнительный резистор.The problem is solved by the fact that in the operational amplifier of Fig. 1, containing an input differential stage 1 with the first 2 and second 3 inputs, as well as the first 4 and second 5 current outputs, the first 6 and second 7 input field-effect transistors in the structure of the input differential stage 1, the gate of the first 6 input field-effect transistor is connected to the first 2 input, the gate of the second 7 input field-effect transistor is connected to the second 3 input of the device, the drain of the first 6 input field-effect transistor is connected to the first 4 current output, the drain of the second 7 input field-effect transistor is connected to the second 5 current output, the common source circuit of which 8 is connected to the first 9 power supply bus through the reference current source 10, the first 4 current output of the input differential stage 1 is matched with the second 11 power supply bus, the first 12 current-stabilizing two-terminal connected between the second 11 power supply bus and the source of the first 13 output field effect transistor associated with the second 5 current output of differential input stage 1, gate n The first 13 output FET is connected to the first 14 bias voltage source, and the drain is connected to the current output 15 of the device and the drain of the second 16 output FET, the gate of the second 16 output FET is connected to the second 17 bias voltage source, and the source is connected to the first 9 bus power source through the second 18 current-stabilizing two-terminal network, new elements and connections are provided - the first 12 current-stabilizing two-terminal network is implemented on the first 19 additional field-effect transistor, the gate of which is connected to the source of the first 13 output field-effect transistor, the drain is connected to the second 11 power supply bus, and the source is connected to the source of the first 13 output field effect transistor through the first 20 additional resistor, the second 18 current-stabilizing bipolar is implemented on the second 21 additional field effect transistor, the drain of which is connected to the source of the second 16 output field effect transistor, the gate is connected to the first 9 power supply bus ii, and the source is connected to the first 9 power supply bus through the second 22 additional resistor, the reference current source 10 is implemented on the third 23 additional field-effect transistor, the drain of which is connected to a common source circuit 8 of the first 6 and second 7 input field-effect transistors, the gate is connected to the first 9 power supply bus, and the source is connected to the first 9 power supply bus through the third 24 additional resistor, the common source circuit 8 of the first 6 and second 7 input field-effect transistors is connected to the source of the second 16 output field-effect transistor through the third 25 additional current-stabilizing two-terminal, made on the fourth 26 additional field-effect transistor, the gate of which is connected to the source of the second 16 output field-effect transistor, and the source is connected to the source of the second 16 output field-effect transistor, the fourth 27 additional resistor, between the source of the first 13 output field-effect transistor and the second 11 power supply bus, the fourth 28 current stabilizer is connected zirovanie bipolar, made on the fifth 29 additional field-effect transistor, the drain of which is connected to the second 11 power supply bus, the gate is connected to the source of the first 13 output field-effect transistor, and the source is connected to the source of the first 13 output field-effect transistor through the fifth 30 additional resistor, between the source of the second 16 output field-effect transistor and the first 9 power supply bus included fifth 31 current-stabilizing two-terminal, made on the sixth 32 additional field-effect transistor, the drain of which is connected to the source of the second 16 output field-effect transistor, the gate is connected to the first 9 power supply bus, and the source is connected to the first 9 power supply bus through the sixth 33 additional resistor.

На чертеже фиг. 1 показана схема ОУ-прототипа.In the drawing of FIG. 1 shows a prototype op-amp circuit.

На чертеже фиг. 2 приведена схема заявляемого операционного усилителя в соответствии с п.1, п.2 и п.3 формулы изобретения.In the drawing of FIG. 2 shows a diagram of the proposed operational amplifier in accordance with paragraph 1, paragraph 2 and paragraph 3 of the claims.

На чертеже фиг. 3 показан статический режим заявляемой схемы фиг. 2 после параметрической оптимизации в среде LTSpice при t=27oC,
R1÷R6=9 кОм, Vcc=+10 В, Vee=-10 В, V1=V2=5,4 В, V3=6,47 В, V4=-6В, С1=5пФ.In the drawing of FIG. 3 shows the static mode of the proposed scheme of FIG. 2 after parametric optimization in the LTSpice environment at t=27 o C,
R1÷R6=9kΩ, V cc =+10V, V ee =-10V, V1=V2=5.4V, V3=6.47V, V4=-6V, C1=5pF.

На чертеже фиг. 4 представлен график следования функции оптимизации схемы фиг. 3 при t=27oC.In the drawing of FIG. 4 is a graph of the circuit optimization function of FIG. 3 at t=27 ° C.

На чертеже фиг. 5 приведен статический режим заявляемой схемы фиг. 2 после параметрической оптимизации в среде LTSpice при идентичных сопротивлениях резисторов R1÷R6=9 кОм, t=-197oC, Vcc=+10 В, Vee=-10 В, V1=V2=5,4 В, V3=6,39 В, V4=-6,06 В, С1=5пФ.In the drawing of FIG. 5 shows the static mode of the proposed scheme of FIG. 2 after parametric optimization in LTSpice environment with identical resistances of resistors R1÷R6=9 kΩ, t=-197 o C, V cc =+10 V, V ee =-10 V, V1=V2=5.4 V, V3= 6.39V, V4=-6.06V, C1=5pF.

На чертеже фиг. 6 представлен график следования функции оптимизации схемы фиг. 5 при t=-197oC.In the drawing of FIG. 6 is a graph of the circuit optimization function of FIG. 5 at t=-197 ° C.

На чертеже фиг. 7 показаны логарифмические амплитудно-частотные характеристики (ЛАЧХ) коэффициента усиления по напряжению (Ку) заявляемого ОУ фиг. 3, при t=27oC, R1÷R6=9 кОм, Vcc=+10 В, Vee=-10 В, V1=V2=5,4 В, V3=6,47 В, V4=-6В, С1=5пФ.In the drawing of FIG. 7 shows the logarithmic amplitude-frequency characteristics (LAFC) of the voltage gain (K y ) of the claimed OA of FIG. 3, at t=27 o C, R1÷R6=9 kOhm, V cc =+10 V, V ee =-10 V, V1=V2=5.4 V, V3=6.47 V, V4=-6V , C1=5pF.

На чертеже фиг. 8 приведены ЛАЧХ Ку по напряжению заявляемого ОУ фиг. 5, при t=-197oC, R1÷R6=9 кОм, Vcc=+10 В, Vee=-10 В, V1=V2=5,4 В, V3=6,39 В, V4=-6,06 В, С1=5пФ.In the drawing of FIG. 8 shows the LAFC K y for the voltage of the claimed OS of FIG. 5, at t=-197 o C, R1÷R6=9 kΩ, V cc =+10 V, V ee =-10 V, V1=V2=5.4 V, V3=6.39 V, V4=- 6.06 V, C1=5pF.

Операционный усилитель с малым напряжением смещения нуля на комплементарных полевых транзисторах фиг. 2 содержит входной дифференциальный каскад 1 с первым 2 и вторым 3 входами, а также первым 4 и вторым 5 токовыми выходами, первый 6 и второй 7 входные полевые транзисторы в структуре входного дифференциального каскада 1, затвор первого 6 входного полевого транзистора соединен с первым 2 входом, затвор второго 7 входного полевого транзистора соединен со вторым 3 входом устройства, сток первого 6 входного полевого транзистора соединен с первым 4 токовым выходом, сток второго 7 входного полевого транзистора соединен со вторым 5 токовым выходом, общая истоковая цепь которых 8 связана с первой 9 шиной источника питания через источник опорного тока 10, первый 4 токовый выход входного дифференциального каскада 1 согласован со второй 11 шиной источника питания, первый 12 токостабилизирующий двухполюсник, включенный между второй 11 шиной источника питания и истоком первого 13 выходного полевого транзистора, связанного со вторым 5 токовым выходом входного дифференциального каскада 1, затвор первого 13 выходного полевого транзистора соединен с первым 14 источником напряжения смещения, а сток подключен к токовому выходу 15 устройства и стоку второго 16 выходного полевого транзистора, затвор второго 16 выходного полевого транзистора подключен ко второму 17 источнику напряжения смещения, а исток связан с первой 9 шиной источника питания через второй 18 токостабилизирующий двухполюсник. Первый 12 токостаблизирующий двухполюсник реализован на первом 19 дополнительном полевом транзисторе, затвор которого связан с истоком первого 13 выходного полевого транзистора, сток подключен ко второй 11 шине источника питания, а исток связан с истоком первого 13 выходного полевого транзистора через первый 20 дополнительный резистор, второй 18 токостабилизирующий двухполюсник реализован на втором 21 дополнительном полевом транзисторе, сток которого соединен с истоком второго 16 выходного полевого транзистора, затвор связан с первой 9 шиной источника питания, а исток соединен с первой 9 шиной источника питания через второй 22 дополнительный резистор, источник опорного тока 10 реализован на третьем 23 дополнительном полевом транзисторе, сток которого соединен с общей истоковой цепью 8 первого 6 и второго 7 входных полевых транзисторов, затвор связан с первой 9 шиной источника питания, а исток соединен с первой 9 шиной источника питания через третий 24 дополнительный резистор, общая истоковая цепь 8 первого 6 и второго 7 входных полевых транзисторов связана с истоком второго 16 выходного полевого транзистора через третий 25 дополнительный токостабилизирующий двухполюсник, выполненный на четвертом 26 дополнительном полевом транзисторе, затвор которого соединен с истоком второго 16 выходного полевого транзистора, а исток соединен с истоком второго 16 выходного полевого транзистора четвертый 27 дополнительный резистор, между истоком первого 13 выходного полевого транзистора и второй 11 шиной источника питания включен четвертый 28 токостабилизирующий двухполюсник, выполненный на пятом 29 дополнительном полевом транзисторе, сток которого подключен ко второй 11 шине источника питания, затвор соединен с истоком первого 13 выходного полевого транзистора, а исток подключен к истоку первого 13 выходного полевого транзистора через пятый 30 дополнительный резистор, между истоком второго 16 выходного полевого транзистора и первой 9 шиной источника питания включен пятый 31 токостабилизирующий двухполюсник, выполненный на шестом 32 дополнительном полевом транзисторе, сток которого связан с истоком второго 16 выходного полевого транзистора, затвор соединен с первой 9 шиной источника питания, а исток связан с первой 9 шиной источника питания через шестой 33 дополнительный резистор.The low-bias zero-bias op-amp with complementary field-effect transistors of FIG. 2 contains an input differential stage 1 with the first 2 and second 3 inputs, as well as the first 4 and second 5 current outputs, the first 6 and second 7 input field-effect transistors in the structure of the input differential stage 1, the gate of the first 6 input field-effect transistor is connected to the first 2 input , the gate of the second 7 input field-effect transistor is connected to the second 3 input of the device, the drain of the first 6 input field-effect transistor is connected to the first 4 current output, the drain of the second 7 input field-effect transistor is connected to the second 5 current output, the common source circuit of which 8 is connected to the first 9 bus power source through the reference current source 10, the first 4 current output of the input differential stage 1 is matched with the second 11 power supply bus, the first 12 current-stabilizing two-terminal connected between the second 11 power supply bus and the source of the first 13 output field-effect transistor associated with the second 5 current output differential input stage 1, gate prim 13th output FET is connected to the first 14 bias voltage source, and the drain is connected to the current output 15 of the device and the drain of the second 16 output FET, the gate of the second 16 output FET is connected to the second 17 bias voltage source, and the source is connected to the first 9 bus power source through the second 18 current-stabilizing two-pole. The first 12 current-stabilizing bipolar is implemented on the first 19 additional field-effect transistor, the gate of which is connected to the source of the first 13 output field-effect transistor, the drain is connected to the second 11 power supply bus, and the source is connected to the source of the first 13 output field-effect transistor through the first 20 additional resistor, the second 18 the current-stabilizing two-terminal circuit is implemented on the second 21 additional field-effect transistor, the drain of which is connected to the source of the second 16 output field-effect transistor, the gate is connected to the first 9 power supply bus, and the source is connected to the first 9 power supply bus through the second 22 additional resistor, the reference current source 10 is implemented on the third 23 additional field-effect transistor, the drain of which is connected to a common source circuit 8 of the first 6 and second 7 input field-effect transistors, the gate is connected to the first 9 power supply bus, and the source is connected to the first 9 power supply bus through the third 24 additional resistor, the total the current circuit 8 of the first 6 and second 7 input field-effect transistors is connected to the source of the second 16 output field-effect transistor through the third 25 additional current-stabilizing bipolar, made on the fourth 26 additional field-effect transistor, the gate of which is connected to the source of the second 16 output field-effect transistor, and the source is connected to the source the second 16 output field effect transistor the fourth 27 additional resistor, between the source of the first 13 output field effect transistor and the second 11 power supply bus, the fourth 28 current-stabilizing two-terminal device is connected, made on the fifth 29 additional field effect transistor, the drain of which is connected to the second 11 power supply bus, the gate is connected to the source of the first 13 output field effect transistor, and the source is connected to the source of the first 13 output field effect transistor through the fifth 30 additional resistor, between the source of the second 16 output field effect transistor and the first 9 power supply bus, the fifth 31 current is connected stabilizing bipolar, made on the sixth 32 additional field-effect transistor, the drain of which is connected to the source of the second 16 output field-effect transistor, the gate is connected to the first 9 power supply bus, and the source is connected to the first 9 power supply bus through the sixth 33 additional resistor.

На чертеже фиг. 2, в соответствии с п. 2 формулы изобретения, токовый выход 15 устройства соединен со входом буферного усилителя 34, потенциальный выход 35 которого является потенциальным выходом заявляемого устройства. In the drawing of FIG. 2, in accordance with paragraph 2 of the claims, the current output 15 of the device is connected to the input of the buffer amplifier 34, the potential output 35 of which is the potential output of the proposed device.

На чертеже фиг. 2, в соответствии с п. 3 формулы изобретения, в качестве комплементарных полевых транзисторов используются полевые транзисторы с управляющим pn-переходом.In the drawing of FIG. 2, in accordance with paragraph 3 of the claims, field-effect transistors with a control pn junction are used as complementary field-effect transistors.

В соответствии с п. 4 формулы изобретения, в качестве комплементарных полевых транзисторов могут использоваться КМОП полевые транзисторы со встроенным каналом. Для этого в схеме фиг. 3 JFET полевые транзисторы следует заменить на КМОП полевые транзисторы со встроенным каналом. При этом основные свойства заявляемого ОУ по систематической составляющей напряжения смещения нуля (без учета разброса параметров транзисторов и резисторов) в данном элементном базисе сохраняются.In accordance with paragraph 4 of the claims, CMOS field effect transistors with a built-in channel can be used as complementary field effect transistors. For this, in the scheme of Fig. 3 JFET FETs should be replaced with CMOS FETs with built-in channel. At the same time, the main properties of the proposed op amp in terms of the systematic component of the zero bias voltage (without taking into account the spread of the parameters of transistors and resistors) in this elemental basis are preserved.

На чертеже фиг. 2 корректирующий конденсатор 36 обеспечивает устойчивость операционного усилителя, но в ряде случаев может отсутствовать. Первый 37 и второй 38 вспомогательные источники опорного напряжения введены здесь для симметрирования статического режима входных полевых транзисторов 6 и 7 по напряжению затвор-сток. Это уменьшает влияние эффекта модуляции длины канала на напряжение смещения нуля ОУ.In the drawing of FIG. 2, the correction capacitor 36 ensures the stability of the operational amplifier, but in some cases it may be absent. The first 37 and 38 second auxiliary reference voltage sources are introduced here to balance the static mode of the input field-effect transistors 6 and 7 by the gate-drain voltage. This reduces the influence of the channel length modulation effect on the zero offset voltage of the op-amp.

Рассмотрим работу ОУ фиг. 2.Consider the operation of the op-amp of Fig. 2.

В статическом режиме, например, при подключении первого 2 и второго 3 входов ОУ к общей шине источников питания, статические токи полевых транзисторов, входящих в структуру заявляемого устройства, определяются численными значениями идентичных сопротивлений первого 20, второго 22, третьего 24, четвертого 27, пятого 30, шестого 33 дополнительных резисторов:In static mode, for example, when connecting the first 2 and second 3 inputs of the op-amp to a common bus of power sources, the static currents of the field-effect transistors included in the structure of the proposed device are determined by the numerical values of the identical resistances of the first 20, the second 22, the third 24, the fourth 27, the fifth 30, sixth 33 additional resistors:

,, (1) (one)

где Iиi – ток истока i-го полевого транзистора;where I ii is the source current of the i-th field-effect transistor;

Uзи.i – напряжение затвор-исток i-го полевого транзистора в рабочей точке при токе истока, равном заданному значению I0, например, 100 мкА;U z.i - gate-source voltage of the i-th field-effect transistor at the operating point at a source current equal to the specified value I 0 , for example, 100 μA;

Ri – сопротивления соответствующих первого 20, второго 22, третьего 24, четвертого 27, пятого 30, шестого 33 дополнительных резисторов. R i are the resistances of the corresponding first 20, second 22, third 24, fourth 27, fifth 30, sixth 33 additional resistors.

Таким образом, в схеме фиг. 2 за счет выбора идентичных сопротивлений применяемых резисторов при идентичных стоко-затворных характеристиках JFET обеспечивается идентичный по току статический режим всех полевых транзисторов по току, например, 100 мкА. Как следствие, выходной статический ток ошибки в цепи токового выхода 15 близок к нулю. Это является одним из условий получения малых Uсм.Thus, in the diagram of Fig. 2, by choosing identical resistances of the resistors used with identical drain-gate characteristics of the JFET, the static mode of all field-effect transistors is identical in current, for example, 100 μA. As a consequence, the output static error current in the current output circuit 15 is close to zero. This is one of the conditions for obtaining small U cm .

Если на первый 2 вход подается положительное входное напряжение uвх относительно второго 3 входа, то это вызывает увеличение тока в цепи первого 4 токового выхода и уменьшение на такую же величину тока второго 5 токового выхода. Приращение тока на втором 5 токовом выходе входного каскада 1 передается без изменения фазы в истоковую цепь транзистора 13 и далее на токовый выход 15 с крутизной усиленияIf the first 2 input is positive input voltage u I relative to the second 3 input, this causes an increase in current in the circuit of the first 4 current output and a decrease by the same amount of current of the second 5 current output. The current increment at the second 5 current output of the input stage 1 is transmitted without phase change to the source circuit of the transistor 13 and then to the current output 15 with a gain slope

Figure 00000001
Figure 00000001

где S6, S7 – крутизна стоко-затворных характеристик полевых транзисторов 6 и 7.where S 6 , S 7 - the steepness of the drain-gate characteristics of field-effect transistors 6 and 7.

При этом передача входного напряжения в исток транзистора 16 близка к нулю, что обеспечивается высоким внутренним сопротивлением третьего 25 дополнительного токостабилизирующего двухполюсника.In this case, the transfer of the input voltage to the source of the transistor 16 is close to zero, which is ensured by the high internal resistance of the third 25 additional current-stabilizing two-pole.

Цепи смещения потенциалов 37 и 38 могут потребоваться для получения экстремально низких значений напряжения смещения нуля. При их использовании минимизируется влияние на Uсм эффекта модуляции длины канала полевого транзистора 4, а также изменения напряжения питания на втором 11 источнике напряжения питания.Potential bias circuits 37 and 38 may be required to obtain extremely low zero bias voltages. Their use minimizes the influence on U cm of the effect of modulation of the channel length of the field-effect transistor 4, as well as changes in the supply voltage at the second 11 supply voltage source.

Таким образом, заявляемое устройство имеет существенные преимущества в сравнении с ОУ-прототипом, что позволяет рекомендовать его для практического использования в аналоговых схемах, содержащих полевые транзисторы. Перспективна реализация ОУ на КМОП транзисторах со встроенным каналом. Thus, the claimed device has significant advantages in comparison with the op-amp prototype, which allows us to recommend it for practical use in analog circuits containing field-effect transistors. The implementation of an op-amp based on CMOS transistors with a built-in channel is promising.

БИБЛИОГРАФИЧЕСКИЙ СПИСОКREFERENCES

1. Патент RU 2710296, 2019 г.1. Patent RU 2710296, 2019

2. Патент US 5.291.149, fig. 3, 1994 г.2. Patent US 5.291.149, fig. 3, 1994

3. Патент RU 2679970, fig. 2, 2019 г.3. Patent RU 2679970, fig. 2, 2019

4. Патент RU 2624565, fig. 1, 2016 г.4. Patent RU 2624565, fig. 1, 2016

5. Патент RU 2571399, fig. 2, 2014 г.5. Patent RU 2571399, fig. 2, 2014

6. Авт.св. СССР 537435, 1976 г.6. Auto light USSR 537435, 1976

7. Авт.св. СССР 437193, 1972 г.7. Auto light USSR 437193, 1972

8. Патентная заявка RU 2020134402, 2020 г.8. Patent application RU 2020134402, 2020

9. Патентная заявка US 2006/01255222, 2006 г.9. Patent application US 2006/01255222, 2006

10. Патент US 4.121.169, fig. 5, fig. 6, 1978 г.10. Patent US 4.121.169, fig. 5, fig. 6, 1978

11. Патент US 9.668.045, 2017 г.11. Patent US 9.668.045, 2017

12. Патент US 9.888.315, 2018 г.12. Patent US 9.888.315, 2018

13. Патент US 9.167.327, 2015 г.13. Patent US 9.167.327, 2015

14. Патент EP 0293488, fig. 1, 1988 г.14. Patent EP 0293488, fig. 1, 1988

15. Патент US 5.166.553, fig. 14, 1992 г.15. Patent US 5.166.553, fig. 14, 1992

16. Титце У., Шенк К. Полупроводниковая схемотехника. 12-е изд. Том I: Пер. с нем. – М.: ДМК Пресс, 2008. – 832 с.: ил.16. Titze U., Shenk K. Semiconductor circuitry. 12th ed. Volume I: Per. with him. – M.: DMK Press, 2008. – 832 p.: ill.

Claims (4)

1. Операционный усилитель с малым напряжением смещения нуля на комплементарных полевых транзисторах, содержащий входной дифференциальный каскад (1) с первым (2) и вторым (3) входами, а также первым (4) и вторым (5) токовыми выходами, первый (6) и второй (7) входные полевые транзисторы в структуре входного дифференциального каскада (1), затвор первого (6) входного полевого транзистора соединен с первым (2) входом, затвор второго (7) входного полевого транзистора соединен со вторым (3) входом устройства, сток первого (6) входного полевого транзистора соединен с первым (4) токовым выходом, сток второго (7) входного полевого транзистора соединен со вторым (5) токовым выходом, общая истоковая цепь которых (8) связана с первой (9) шиной источника питания через источник опорного тока (10), первый (4) токовый выход входного дифференциального каскада (1) согласован со второй (11) шиной источника питания, первый (12) токостабилизирующий двухполюсник, включенный между второй (11) шиной источника питания и истоком первого (13) выходного полевого транзистора, связанного со вторым (5) токовым выходом входного дифференциального каскада (1), затвор первого (13) выходного полевого транзистора соединен с первым (14) источником напряжения смещения, а сток подключен к токовому выходу (15) устройства и стоку второго (16) выходного полевого транзистора, затвор второго (16) выходного полевого транзистора подключен ко второму (17) источнику напряжения смещения, а исток связан с первой (9) шиной источника питания через второй (18) токостабилизирующий двухполюсник, отличающийся тем, что первый (12) токостаблизирующий двухполюсник реализован на первом (19) дополнительном полевом транзисторе, затвор которого связан с истоком первого (13) выходного полевого транзистора, сток подключен ко второй (11) шине источника питания, а исток связан с истоком первого (13) выходного полевого транзистора через первый (20) дополнительный резистор, второй (18) токостабилизирующий двухполюсник реализован на втором (21) дополнительном полевом транзисторе, сток которого соединен с истоком второго (16) выходного полевого транзистора, затвор связан с первой (9) шиной источника питания, а исток соединен с первой (9) шиной источника питания через второй (22) дополнительный резистор, источник опорного тока (10) реализован на третьем (23) дополнительном полевом транзисторе, сток которого соединен с общей истоковой цепью (8) первого (6) и второго (7) входных полевых транзисторов, затвор связан с первой (9) шиной источника питания, а исток соединен с первой (9) шиной источника питания через третий (24) дополнительный резистор, общая истоковая цепь (8) первого (6) и второго (7) входных полевых транзисторов связана с истоком второго (16) выходного полевого транзистора через третий (25) дополнительный токостабилизирующий двухполюсник, выполненный на четвертом (26) дополнительном полевом транзисторе, затвор которого соединен с истоком второго (16) выходного полевого транзистора, а исток соединен с истоком второго (16) выходного полевого транзистора через четвертый (27) дополнительный резистор, между истоком первого (13) выходного полевого транзистора и второй (11) шиной источника питания включен четвертый (28) токостабилизирующий двухполюсник, выполненный на пятом (29) дополнительном полевом транзисторе, сток которого подключен ко второй (11) шине источника питания, затвор соединен с истоком первого (13) выходного полевого транзистора, а исток подключен к истоку первого (13) выходного полевого транзистора через пятый (30) дополнительный резистор, между истоком второго (16) выходного полевого транзистора и первой (9) шиной источника питания включен пятый (31) токостабилизирующий двухполюсник, выполненный на шестом (32) дополнительном полевом транзисторе, сток которого связан с истоком второго (16) выходного полевого транзистора, затвор соединен с первой (9) шиной источника питания, а исток связан с первой (9) шиной источника питания через шестой (33) дополнительный резистор.1. An operational amplifier with a low zero bias voltage on complementary field-effect transistors, containing an input differential stage (1) with the first (2) and second (3) inputs, as well as the first (4) and second (5) current outputs, the first (6 ) and the second (7) input field-effect transistors in the structure of the input differential stage (1), the gate of the first (6) input field-effect transistor is connected to the first (2) input, the gate of the second (7) input field-effect transistor is connected to the second (3) input of the device , the drain of the first (6) input FET is connected to the first (4) current output, the drain of the second (7) input FET is connected to the second (5) current output, the common source circuit of which (8) is connected to the first (9) source bus power supply through the reference current source (10), the first (4) current output of the input differential stage (1) is matched with the second (11) power supply bus, the first (12) current-stabilizing two-terminal connected between the second (11) source bus power supply and source of the first (13) output FET connected to the second (5) current output of the input differential stage (1), the gate of the first (13) output FET is connected to the first (14) bias voltage source, and the drain is connected to the current output (15) of the device and the drain of the second (16) output field-effect transistor, the gate of the second (16) output field-effect transistor is connected to the second (17) bias voltage source, and the source is connected to the first (9) power supply bus through the second (18) current-stabilizing two-pole , characterized in that the first (12) current-stabilizing two-terminal circuit is implemented on the first (19) additional field-effect transistor, the gate of which is connected to the source of the first (13) output field-effect transistor, the drain is connected to the second (11) power supply bus, and the source is connected to the source of the first (13) output field-effect transistor through the first (20) additional resistor, the second (18) current-stabilizing bipolar is implemented on the auto rum (21) additional field-effect transistor, the drain of which is connected to the source of the second (16) output field-effect transistor, the gate is connected to the first (9) power supply bus, and the source is connected to the first (9) power supply bus through the second (22) additional resistor , the reference current source (10) is implemented on the third (23) additional field-effect transistor, the drain of which is connected to the common source circuit (8) of the first (6) and second (7) input field-effect transistors, the gate is connected to the first (9) power supply bus , and the source is connected to the first (9) power supply bus through the third (24) additional resistor, the common source circuit (8) of the first (6) and second (7) input field-effect transistors is connected to the source of the second (16) output field-effect transistor through the third (25) additional current-stabilizing two-terminal network made on the fourth (26) additional field-effect transistor, the gate of which is connected to the source of the second (16) output field-effect transistor, and the source is connected to the source m of the second (16) output field-effect transistor through the fourth (27) additional resistor, between the source of the first (13) output field-effect transistor and the second (11) power supply bus, the fourth (28) current-stabilizing two-terminal device is connected, made on the fifth (29) additional field-effect transistor , the drain of which is connected to the second (11) power supply bus, the gate is connected to the source of the first (13) output FET, and the source is connected to the source of the first (13) output FET through the fifth (30) additional resistor, between the source of the second (16 ) of the output field effect transistor and the first (9) bus of the power source, the fifth (31) current-stabilizing two-terminal network is connected, made on the sixth (32) additional field effect transistor, the drain of which is connected to the source of the second (16) output field effect transistor, the gate is connected to the first (9) power supply bus, and the source is connected to the first (9) power supply bus through the sixth (33) additional resistor. 2. Операционный усилитель с малым напряжением смещения нуля на комплементарных полевых транзисторах по п.1, отличающийся тем, что токовый выход (15) устройства соединен с входом буферного усилителя (34), потенциальный выход (35) которого является потенциальным выходом заявляемого устройства.2. An operational amplifier with a low zero bias voltage on complementary field-effect transistors according to claim 1, characterized in that the current output (15) of the device is connected to the input of a buffer amplifier (34), the potential output (35) of which is the potential output of the proposed device. 3. Операционный усилитель с малым напряжением смещения нуля на комплементарных полевых транзисторах по п.1, отличающийся тем, что в качестве комплементарных полевых транзисторов используются полевые транзисторы с управляющим pn-переходом.3. An operational amplifier with a low zero bias voltage on complementary field-effect transistors according to claim 1, characterized in that field-effect transistors with a control pn junction are used as complementary field-effect transistors. 4. Операционный усилитель с малым напряжением смещения нуля на комплементарных полевых транзисторах по п.1, отличающийся тем, что в качестве комплементарных полевых транзисторов используются КМОП полевые транзисторы со встроенным каналом.4. An operational amplifier with a low zero-bias voltage on complementary field-effect transistors according to claim 1, characterized in that CMOS field-effect transistors with a built-in channel are used as complementary field-effect transistors.
RU2021129178A 2021-10-06 2021-10-06 Operational amplifier with low zero offset voltage on complementary field-effect transistors RU2770913C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2021129178A RU2770913C1 (en) 2021-10-06 2021-10-06 Operational amplifier with low zero offset voltage on complementary field-effect transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2021129178A RU2770913C1 (en) 2021-10-06 2021-10-06 Operational amplifier with low zero offset voltage on complementary field-effect transistors

Publications (1)

Publication Number Publication Date
RU2770913C1 true RU2770913C1 (en) 2022-04-25

Family

ID=81306373

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2021129178A RU2770913C1 (en) 2021-10-06 2021-10-06 Operational amplifier with low zero offset voltage on complementary field-effect transistors

Country Status (1)

Country Link
RU (1) RU2770913C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2822157C1 (en) * 2023-12-25 2024-07-02 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Operational amplifier based on wide-band semiconductors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1314440A1 (en) * 1985-08-07 1987-05-30 Предприятие П/Я Р-6149 Differential amplifier
EP0293486B1 (en) * 1986-11-21 1991-03-13 KASAI, Takafumi Amplifier having a constant-current bias circuit
RU2331971C1 (en) * 2007-05-14 2008-08-20 ГОУ ВПО "Южно-Российский государственный университет экономики и сервиса" (ЮРГУЭС) Differential amplifier with extended rating of operation
RU2333593C1 (en) * 2007-05-21 2008-09-10 ГОУ ВПО "Южно-Российский государственный университет экономики и сервиса" (ЮРГУЭС) Differential amplifier with wider active operation range

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1314440A1 (en) * 1985-08-07 1987-05-30 Предприятие П/Я Р-6149 Differential amplifier
EP0293486B1 (en) * 1986-11-21 1991-03-13 KASAI, Takafumi Amplifier having a constant-current bias circuit
RU2331971C1 (en) * 2007-05-14 2008-08-20 ГОУ ВПО "Южно-Российский государственный университет экономики и сервиса" (ЮРГУЭС) Differential amplifier with extended rating of operation
RU2333593C1 (en) * 2007-05-21 2008-09-10 ГОУ ВПО "Южно-Российский государственный университет экономики и сервиса" (ЮРГУЭС) Differential amplifier with wider active operation range

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ЛЯЛИНСКИЙ А.А. Оптимизационные процедуры в системе проектирования аналоговых схем. Проблемы разработки перспективных микро- и наноэлектронных систем, 2018, Выпуск 1, с. 125-132, рис. 5. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2822157C1 (en) * 2023-12-25 2024-07-02 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Operational amplifier based on wide-band semiconductors

Similar Documents

Publication Publication Date Title
US6140872A (en) Offset-compensated amplifier input stage and method
US3947778A (en) Differential amplifier
US4377789A (en) Operational amplifier employing complementary field-effect transistors
WO2010132108A1 (en) Operational trans-conductance amplifier with output clamp circuit
US5793194A (en) Bias circuit having process variation compensation and power supply variation compensation
US7091783B2 (en) Rejection circuitry for variable-gain amplifiers and continuous-time filters
RU2710917C1 (en) Analogue microcircuit output cascade on complementary field-effect transistors with control p-n junction
CN110687950B (en) Source follower circuit and buffer circuit
RU2770913C1 (en) Operational amplifier with low zero offset voltage on complementary field-effect transistors
Nagar et al. Single OTRA based two quadrant analog voltage divider
RU2741055C1 (en) Operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction
KR100499858B1 (en) Variable gain amplifier
CN115390611A (en) Band gap reference circuit, base current compensation method and chip
RU2710846C1 (en) Composite transistor based on complementary field-effect transistors with control p-n junction
RU2583760C1 (en) Bipolar-field operational amplifier
JPH0618293B2 (en) Operational amplifier
RU2652504C1 (en) High-speed differential operational amplifier
RU2770915C1 (en) Differential amplifier with increased slope on field-effect transistors
JPS6143886B2 (en)
RU2770912C1 (en) Differential amplifier on arsenide-gallium field-effect transistors
RU2792710C1 (en) Multichannel differential amplifier based on gallium arsenide field-effect and bipolar transistors
RU2786941C1 (en) Differential cascade on complementary field-effect transistors
CN108183704B (en) Source follower
RU2780220C1 (en) Operational amplifier based on two-stroke "inverse" cascode and complementary fet-steristors with control pn-junction
RU2770916C1 (en) Operational amplifier on complementary field-effect transistors