RU2759445C1 - Подложка дисплея и способ ее изготовления - Google Patents

Подложка дисплея и способ ее изготовления Download PDF

Info

Publication number
RU2759445C1
RU2759445C1 RU2020143366A RU2020143366A RU2759445C1 RU 2759445 C1 RU2759445 C1 RU 2759445C1 RU 2020143366 A RU2020143366 A RU 2020143366A RU 2020143366 A RU2020143366 A RU 2020143366A RU 2759445 C1 RU2759445 C1 RU 2759445C1
Authority
RU
Russia
Prior art keywords
electrode
substrate
layer
electrically conductive
bulge
Prior art date
Application number
RU2020143366A
Other languages
English (en)
Inventor
Гуанцай ЮАНЬ
Чжицзюнь ЛВ
Хайсю ЛИ
Сяосиноь СУН
Фэн ЧЖАН
Вэньцю ЛЮ
Ливэнь ДОН
Чжао ЦУЙ
Либо ВАН
Дэтянь МЭН
Original Assignee
Боэ Текнолоджи Груп Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Боэ Текнолоджи Груп Ко., Лтд. filed Critical Боэ Текнолоджи Груп Ко., Лтд.
Application granted granted Critical
Publication of RU2759445C1 publication Critical patent/RU2759445C1/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13017—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/1318—Molybdenum [Mo] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/1319—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/1319—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H01L2224/13191—The principal constituent being an elastomer, e.g. silicones, isoprene, neoprene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13194—Material with a principal constituent of the material being a liquid not provided for in groups H01L2224/131 - H01L2224/13191
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81897—Mechanical interlocking, e.g. anchoring, hook and loop-type fastening or the like
    • H01L2224/81898—Press-fitting, i.e. pushing the parts together and fastening by friction, e.g. by compression of one part against the other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83874—Ultraviolet [UV] curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13069—Thin film transistor [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination

Abstract

Изобретения относятся к области технологии отображения, в частности к подложке дисплея и способу ее изготовления. Подложка дисплея содержит подложку; первый электрод, расположенный на подложке; и выпуклость, расположенную на первом электроде, при этом соотношение между размером поперечного сечения выпуклости в плоскости, параллельной подложке, и расстоянием от указанного поперечного сечения до поверхности первого электрода имеет отрицательный коэффициент корреляции, при этом выпуклость включает в себя первую часть и вторую часть, покрывающую первую часть, в которой ортогональная проекция первой части на подложку находится в пределах ортогональной проекции первого электрода на подложку, вторая часть контактирует с первым электродом, поверхность второй части, удаленная от подложки, соответствует поверхности первой части, удаленной от подложки, и первая часть состоит из диэлектрического материала, а вторая часть состоит из электропроводящего материала. 2 н. и 14 з.п. ф-лы, 22 ил.

Description

Область техники, к которой относится изобретение
Варианты осуществления настоящего изобретения относятся к области технологии отображения, в частности, к подложке дисплея и способу ее изготовления.
Уровень техники
Технология микросветодиодов (микро-LED) рассматривается в качестве технологии отображения следующего поколения, которая, скорее всего, заменит технологию органических светодиодов (OLED).
Преимущества микросветодиода включают в себя низкое энергопотребление, высокую яркость, сверхвысокое разрешение и насыщенность цвета, быстрый отклик, сверхвысокое энергосбережение, длительный срок службы, высокую эффективность, адаптируемость к различным размерам, бесшовное сшивание и т.д. Потребляемая мощность микросветодиода составляет 10% от потребляемой мощности LCD и 50% от потребляемой мощности (OLED), поэтому он подходит для носимых устройств.
Сущность изобретения
Варианты осуществления настоящего изобретения представляют подложку дисплея и способ ее изготовления.
В одном аспекте настоящего изобретения предложена подложка дисплея. Подложка дисплея содержит: подложку; первый электрод, расположенный на подложке; и электропроводящую выпуклость, расположенную на первом электроде. Соотношение между размером поперечного сечения электропроводящей выпуклости в плоскости параллельной подложке и расстоянием от поперечного сечения до поверхности первого электрода имеет отрицательную корреляцию.
В варианте осуществления настоящего изобретения отношение минимального размера поверхности электропроводящей выпуклости со стороны, обращенной к подложке, в направлении, параллельном подложке, к расстоянию от электропроводящей выпуклости до первого электрода составляет от 1:1 до 1:3.
В варианте осуществления настоящего изобретения форма электропроводящей выпуклости является по меньшей мере одной формой, выбранной из группы, состоящей из конуса, усеченного конуса и призмы.
В варианте осуществления настоящего изобретения электропроводящая выпуклость содержит первую часть и вторую часть, покрывающую первую часть. Ортогональная проекция первой части на подложку находится в пределах ортогональной проекции первого электрода на подложку. Вторая часть контактирует с первым электродом. Поверхность второй части, удаленная от подложки, является конформной поверхности первой части, удаленной от подложки. Первая часть состоит из диэлектрического материала, а вторая часть состоит из электропроводящего материала.
В варианте осуществления настоящего изобретения диэлектрический материал включает в себя органический материал. Электропроводящая выпуклость дополнительно содержит слой неорганического материала, покрывающий первую часть и расположенный между первой частью и второй частью.
В варианте осуществления настоящего изобретения вторая часть дополнительно покрывает поверхность первого электрода, смежную с первой частью.
В варианте осуществления настоящего изобретения электропроводящая выпуклость состоит из электропроводящего материала.
В варианте осуществления настоящего изобретения первый электрод сформирован как единое целое с электропроводящей выпуклостью. Отношение толщины первого электрода к расстоянию от вершины электропроводящей выпуклости до основания первого электрода составляет от 1:4 до 1:2.
В варианте осуществления настоящего изобретения множество электропроводящих выпуклостей, расположенных в виде матрицы, расположены на каждом из первых электродов.
В варианте осуществления настоящего изобретения электропроводящая выпуклость содержит треугольную призму. Треугольная призма имеет первую поверхность, параллельную поверхности подложки, первая поверхность имеет первую сторону и вторую сторону, пересекающуюся с первой стороной. Размер первой стороны составляет 2-10 мкм. Размер второй стороны составляет 1-5 мкм. Высота треугольной призмы в направлении, перпендикулярном подложке, составляет 1-5 мкм. Расстояние между двумя соседними электропроводящими выпуклостями в направлении первой стороны составляет 2-10 мкм. Расстояние между двумя соседними электропроводящими выпуклостями в направлении второй стороны составляет 2-5 мкм.
В варианте осуществления настоящего изобретения подложка дисплея дополнительно включает в себя: электронное устройство, расположенное на электропроводящей выпуклости; и клей, находящийся между электропроводящими выпуклостями. Штырьковый вывод электронного устройства контактирует с электропроводящей выпуклостью. Штырьковый вывод соединен с первым электродом клеем.
В варианте осуществления настоящего изобретения подложка дисплея дополнительно содержит: тонкопленочный транзистор, расположенный на подложке; и первый диэлектрический слой, расположенный на тонкопленочном транзисторе. Первый электрод расположен на первом диэлектрическом слое и электрически соединен с тонкопленочным транзистором.
В варианте осуществления настоящего изобретения первый диэлектрический слой включает в себя первый диэлектрический подслой и второй диэлектрический подслой, последовательно нанесенные друг на друга. Подложка дисплея дополнительно содержит второй электрод и третий электрод, расположенный между первым диэлектрическим подслоем и вторым диэлектрическим подслоем. Второй электрод подключен к области истока/стока тонкопленочного транзистора через первое отверстие в первом диэлектрическом подслое. Первый электрод включает в себя первый подэлектрод и второй подэлектрод. Первый подэлектрод соединен со вторым электродом через второе отверстие во втором диэлектрическом подслое. Второй подэлектрод соединен с третьим электродом через третье отверстие во втором диэлектрическом подслое.
В одном аспекте настоящего изобретения предложен способ изготовления подложки дисплея. Способ включает в себя: подачу подложки; формирование первого электрода на подложке; и формирование электропроводящей выпуклости на первом электроде. Соотношение между размером поперечного сечения электропроводящей выпуклости в плоскости, параллельной подложке, и расстоянием от указанного поперечного сечения до поверхности первого электрода имеет отрицательный коэффициент корреляции.
В варианте осуществления настоящего изобретения формирование электропроводящей выпуклости включает в себя: формирование слоя диэлектрического материала на первом электроде; формирование рисунка на слое диэлектрического материала для формирования первой части электропроводящей выпуклости; формирование первого слоя электропроводящего материала на подложке, первом электроде и первой части; и формирование рисунка на первом слое электропроводящего материала для формирования второй части электропроводящей выпуклости. Ортогональная проекция первой части на первый электрод находится в пределах ортогональной проекции второй части на первый электрод. Вторая часть покрывает первый электрод и контактирует с первым электродом. Поверхность второй части, удаленная от подложки, является конформной поверхности первой части, удаленной от подложки.
В варианте осуществления настоящего изобретения перед формированием первого слоя электропроводящего материала на первой части способ дополнительно включает в себя придание шероховатости поверхности первой части.
В варианте осуществления настоящего изобретения вторая часть также покрывает поверхность первого электрода, смежную с первой частью.
В варианте осуществления настоящего изобретения слой диэлектрического материала включает в себя светочувствительный материал. Формирование рисунка на слое диэлектрического материала включает экспонирование слоя диэлектрического материала с использованием первой маски и проявление слоя диэлектрического материала. Доза облучения световым излучением, используемым для экспонирования, размер светозащитной части первой маски в направлении, перпендикулярном направлению, в котором простирается светозащитный участок, и расстояние между первой маской и слоем диэлектрического материала выбраны таким образом, чтобы во время экспонирования на краю светозащитного участка формировался дифрагированный свет, по меньшей мере часть которого способна достигать поверхности слоя диэлектрического материала, расположенного ниже центральной части светозащитного участка.
В варианте осуществления настоящего изобретения формирование электропроводящей выпуклости дополнительно включает: формирование слоя неорганического материала на первой части после формирования первой части и перед формированием первого слоя электропроводящего материала. Поверхность слоя неорганического материала, дальняя относительно подложки, является конформной поверхности первой части, дальней относительно подложки.
В варианте осуществления настоящего изобретения формирование первого электрода на подложке и формирование электропроводящей выпуклости на первом электроде включает: формирование второго слоя электропроводящего материала на подложке; и формирование рисунка на втором слое электропроводящего материала, для формирования первого электрода и электропроводящей выпуклости, расположенной на первом электроде.
В варианте осуществления настоящего изобретения способ дополнительно включает: формирование клеевого слоя для покрытия электропроводящей выпуклости и части первого электрода, расположенной между электропроводящими выпуклостями; размещение электронного устройства на клеевом слое и приложение усилия к электронному устройству таким образом, чтобы электропроводящая выпуклость проникала сквозь клеевой слой и контактировала с электронным устройством; и отверждение клеевого слоя.
Адаптивные и дополнительные аспекты и объем изобретения станут очевидными из описания, приведенного в данном документе. Следует понимать, что различные аспекты настоящего изобретения могут быть реализованы по отдельности или в сочетании с одним или несколькими другими аспектами. Следует также понимать, что описание и конкретные примеры в данном документе предназначены только для целей иллюстрации и не предназначены для ограничения объема настоящего изобретения.
Краткое описание чертежей
Чертежи, описанные в данном документе, предназначены только для иллюстративных целей выбранных вариантов осуществления, а не для всех возможных реализаций, и не предназначены для ограничения объема настоящей заявки.
На фиг.1a показан схематичный вид в поперечном разрезе подложки дисплея согласно варианту осуществления настоящего изобретения.
На фиг.1b-1f показаны схематичные виды форм электропроводящих выпуклостей согласно варианту осуществления настоящего изобретения.
На фиг.2 показан схематичный вид в поперечном разрезе подложки дисплея согласно другому варианту осуществления настоящего изобретения.
На фиг.3 показан схематичный вид в поперечном разрезе подложки дисплея согласно еще одному варианту осуществления настоящего изобретения.
На фиг.4 показан схематичный вид в поперечном разрезе подложки дисплея согласно еще одному варианту осуществления настоящего изобретения.
На фиг.5 показан схематичный вид в поперечном разрезе подложки дисплея согласно еще одному варианту осуществления настоящего изобретения.
На фиг.6 показан вид в перспективе подложки дисплея согласно варианту осуществления настоящего изобретения.
На фиг.7a-7c показаны схематичные виды в поперечном разрезе подложки дисплея согласно еще одному варианту осуществления настоящего изобретения.
На фиг.8 показан схематичный вид в поперечном разрезе подложки дисплея согласно еще одному варианту осуществления настоящего изобретения.
На фиг.9 показана блок-схема способа изготовления подложки дисплея согласно варианту осуществления настоящего изобретения.
На фиг.10-17 показаны схематичные виды способа формирования электропроводящей выпуклости согласно варианту осуществления настоящего изобретения.
На фиг.18-22 показаны схематичные виды способа формирования электропроводящей выпуклости согласно другому варианту осуществления настоящего изобретения.
Соответствующие ссылочные позиции указывают соответствующие части или признаки на нескольких видах чертежей.
Подробное описание изобретения
Форма слова в единственном числе в том виде, в котором она используется здесь и в прилагаемой формуле, включает множественное число и наоборот, если контекст явно не диктует иное. Таким образом, ссылки в единственном числе обычно включают соответствующие термины во множественном числе. Аналогичным образом слова "содержат", "содержит" и "содержащий" следует истолковывать скорее как включающие в себя, чем исключающие. Подобным образом, термины "включают в себя", "включающий в себя" и "или" следует толковать как включающие в себя, если из контекста ясно не запрещается такая конструкция. Используемый в данном документе термин "пример", особенно когда за ним следует перечень терминов, является просто примерным и иллюстративным, и его не следует рассматривать как исключительный или исчерпывающий.
Кроме того, дополнительно следует отметить, что когда представлены элементы изобретения и варианты их осуществления, слова в единственном числе предназначены для представления существования одного или нескольких элементов. Если не указано иное, термин "множество" означает два или более. Выражения "содержать", "включать в себя", "вмещать в себя" и "иметь" подразумевают включение в себя и означают, что могут быть другие элементы помимо перечисленных. Термины, такие как "первый" и "второй", используются в данном документе только в целях описания и не предназначены для обозначения или подразумевания относительной важности и порядка формирования.
Кроме того, на чертежах толщина и площадь каждого слоя увеличены для ясности. Следует понимать, что когда слой, область или компонент упоминаются как находящиеся "на" другой части, это означает, что он/она находится непосредственно на другой части, или между ними могут находиться другие компоненты. Напротив, когда определенный компонент упоминается как находящийся "непосредственно" на другом компоненте, это означает, что никакой другой компонент не находится между ними.
Изображенные в данном документе блок-схемы последовательностей операций являются всего лишь примерами. Может быть много вариаций этой схемы или описанных в ней этапов (или операций), не выходящих за рамки сущности изобретения. Например, этапы могут выполняться в разном порядке или этапы могут быть добавлены, удалены или изменены. Все эти вариации считаются частью заявленного изобретения.
Примерные варианты осуществления будут теперь описаны более полно со ссылкой на сопроводительные чертежи.
В настоящее время технология микросветодиодов сталкивается с рядом технических проблем. Перенос и соединение микросветодиодов представляют собой одну из ключевых технологий в технологии микросветодиодов.
В предшествующем уровне техники существует четыре способа соединения микросветодиодов. Первым способом является использование паяльной пасты для соединения, но во время соединения паяльная паста должна быть нагретой, а нагрев приведет к неоправданному ухудшению характеристики микросветодиода. Вторым способом является использование анизотропного электропроводящего клея для соединения, но стоимость анизотропного электропроводящего клея остается относительно высокой. Третьим способом является использование сварки для соединения кристаллов, но прикладывание давления к подложке дисплея во время соединения отрицательно повлияет на характеристики электронных элементов, таких как тонкопленочные транзисторы, в подложке дисплея. Четвертым способом является использование способа прямого контакта металла с металлом для переноса микросветодиода, но клей между металлом и металлом нелегко удалить, что уменьшит площадь контакта между металлом и металлом.
Варианты осуществления настоящего изобретения предусматривают подложку дисплея, включающую в себя электропроводящие выпуклости. Электропроводящая выпуклость выполнена таким образом, чтобы ее можно было легко подключить к микросветодиоду, тем самым снижая стоимость изготовления и повышая эффективность переноса для микросветодиода.
На фиг.1a показан схематичный вид в поперечном разрезе подложки дисплея согласно варианту осуществления настоящего изобретения. Как показано на фиг.1а, подложка 100 дисплея включает в себя: подложку 1; первый электрод 2, расположенный на подложке 1; и электропроводящую выпуклость 3, расположенную на первом электроде 2.
В варианте осуществления настоящего изобретения со ссылкой на фиг.1а, соотношение между размером поперечного сечения S1 электропроводящей выпуклости 3 в плоскости, параллельной подложке 1, и расстоянием D1 от поперечного сечения S1 до поверхности первого электрода 2 имеет отрицательный коэффициент корреляции. В данном случае отрицательный коэффициент корреляции означает, что чем больше расстояние D1, тем меньше размер поперечного сечения S1. Следует отметить, что размер поперечного сечения S1 в данном случае может относиться, например, к площади поперечного сечения S1, а поверхность первого электрода 2 относится к поверхности первого электрода 2, которая находится в контакте с электропроводящей выпуклостью 3. Кроме того, в варианте осуществления настоящего изобретения количество электропроводящих выпуклостей может составлять одну или несколько электропроводящих выпуклостей, что особым образом не ограничено в настоящем изобретении.
Следует отметить, что на фиг.1а и на других чертежах, которые будут описаны ниже, соотношение между размерами компонентов не может рассматриваться как ограничение настоящего изобретения. Можно понять, что для четкого изображения структуры определенного компонента, этот компонент может быть изображен в большем масштабе, чем масштаб других частей. Чертежи настоящего изобретения являются примерными и не должны рассматриваться как ограничение настоящего изобретения.
В варианте осуществления настоящего изобретения отношение площади ортогональной проекции электропроводящих выпуклостей 3 на поверхность первого электрода 2 к площади поверхности первого электрода 2 может быть, например, больше 20%.
В варианте осуществления настоящего изобретения, как показано на фиг.1а, отношение минимального размера L1 поверхности стороны электропроводящей выпуклости 3, обращенной к подложке 1 в направлении, параллельном подложке 1, к расстоянию D2 от вершины электропроводящей выпуклости 3 до электрода 2 может варьироваться от 1:1 до 1:3.
В варианте осуществления настоящего изобретения форма электропроводящей выпуклости 3 может быть по меньшей мере одной формой, выбранной из группы, состоящей из конуса, усеченного конуса и призмы. В качестве примера на фиг.1а, например, форма электропроводящей выпуклости может включать в себя призму.
На фиг.1b-1f показаны схематичные виды форм электропроводящих выпуклостей согласно варианту осуществления настоящего изобретения. Формы электропроводящей выпуклости 3 на фиг.1b-1f могут иметь неправильную форму. Например, на фиг.1b, форма электропроводящей выпуклости 3 может быть конусом с дугообразной стороной. Например, на фиг.1c-1f, электропроводящая выпуклость 3 может иметь несколько вершин.
Структура электропроводящей выпуклости 3 в варианте осуществления настоящего изобретения конкретно описана ниже.
С одной стороны, в варианте осуществления настоящего изобретения, электропроводящая выпуклость 3 содержит первую часть и вторую часть, покрывающую первую часть.
В частности, на фиг.2 показан схематичный вид в поперечном разрезе подложки дисплея согласно варианту осуществления настоящего изобретения. В варианте осуществления настоящего изобретения, показанном на фиг.2, электропроводящая выпуклость 3 может включать в себя первую часть 31 и вторую часть 32, покрывающую первую часть 31. Например, ортогональная проекция первой части 31 на подложку 1 может быть в пределах ортогональной проекции первого электрода 2 на подложку 1. Вторая часть 32 может контактировать с первым электродом 2. Поверхность 311 первой части 31, удаленная от подложки 1, может быть конформной к поверхности 321 второй части 32, удаленной от подложки 1. То есть форма стороны первой части 31, удаленной от подложки 1, и форма стороны второй части 32, удаленной от подложки 1, имеют аналогичные формы.
В варианте осуществления настоящего изобретения первая часть 31 электропроводящей выпуклости 3 может состоять из диэлектрического материала. В варианте осуществления настоящего изобретения вторая часть 32 электропроводящей выпуклости 3 может состоять из электропроводящего материала.
В качестве примера диэлектрический материал может включать в себя органический материал. Кроме того, например, органический материал может включать в себя материал на основе органической смолы. Например, материал на основе органической смолы может включать в себя смолу полиимидного типа или смолу акрилового типа.
В качестве примера электропроводящий материал может включать в себя алюминий, медь, молибден, титан, вольфрам или т.п.
В варианте осуществления настоящего изобретения материал второй части 32 электропроводящей выпуклости 3 может быть таким же или отличаться от материала первого электрода 2. Специалисты в данной области техники могут осуществлять выбор в соответствии с потребностями или производственными процессами и т.д., и настоящее изобретение не ограничивает это особым образом.
На фиг.3 показан схематичный вид в поперечном разрезе подложки дисплея согласно варианту осуществления настоящего изобретения. Кроме того, в качестве альтернативного варианта осуществления настоящего изобретения, показанного на фиг.3, электропроводящая выпуклость 3 может дополнительно включать в себя слой 33 неорганического материала, покрывающий первую часть 31 и расположенный между первой частью 31 и второй частью 32. Следует отметить, что слой 33 неорганического материала может защищать нижележащий диэлектрический материал (то есть первую часть 31) во время изготовления второй части 32 электропроводящей выпуклости 3. Например, когда вторая часть 32 формируется путем напыления, напыляемые ионы (например, ионы металла) продолжают сталкиваться с поверхностью первой части 31 и генерируется большое количество тепла, которое вызывает деформацию диэлектрического материала, такого как органический материал второй части, например, сплющивание.
В варианте осуществления настоящего изобретения материал слоя 33 неорганического материала может включать в себя, например, нитрид кремния (SiNx), оксид кремния (SiOx) или т.п.
На фиг.4 показан схематичный вид в поперечном разрезе подложки дисплея согласно варианту осуществления настоящего изобретения. Кроме того, в качестве альтернативного варианта осуществления настоящего изобретения вторая часть 32 электропроводящей выпуклости 3 может также покрывать поверхность первого электрода 2, которая открыта и расположена между двумя соседними первыми частями 31, как показано пунктирным кружком на фиг.4. Такое расположение обеспечивает более эффективное электрическое соединение между электропроводящей выпуклостью 3 и первым электродом 2 и тем самым дополнительно снижает сопротивление контакта.
С другой стороны, в варианте осуществления настоящего изобретения электропроводящая выпуклость 3 может состоять только из электропроводящего материала.
В варианте осуществления настоящего изобретения первый электрод 2 и электропроводящая выпуклость 3 могут быть выполнены как единое целое. То есть первый электрод 2 и электропроводящая выпуклость 3 выполнены из одного и того же материала и сформированы на одном и том же этапе.
На фиг.5 показан схематичный вид в поперечном разрезе подложки дисплея согласно варианту осуществления настоящего изобретения. Как показано на фиг.5, отношение толщины T1 первого электрода 2 к расстоянию D3 от верха электропроводящей выпуклости 3 до низа первого электрода 2 может составлять от 1:4 до 1:2. В качестве примера толщина Т1 может составлять 0,5 мкм. Например, расстояние D3 может находиться в диапазоне 1-2 мкм.
Аналогично вышеупомянутому варианту осуществления, в данном варианте осуществления, например, электропроводящий материал может включать в себя алюминий, медь, молибден, титан, вольфрам или т.п.
На фиг.6 показан вид в перспективе подложки 100 дисплея согласно варианту осуществления настоящего изобретения. В варианте осуществления настоящего изобретения, как показано на фиг.6, на каждом первом электроде 2 выполнено множество электропроводящих выпуклостей 3, расположенных в виде матрицы. Следует отметить, что количество электропроводящих выпуклостей 3, показанных на фиг.6, является всего лишь примером и не должно рассматриваться как ограничение настоящего изобретения.
Как показано на фиг.6, в качестве альтернативного варианта осуществления электропроводящая выпуклость 3 может включать в себя треугольную призму. В данном варианте осуществления треугольная призма 3 может включать в себя первую поверхность S2, параллельную поверхности подложки 1. Первая поверхность S2 может включать в себя первую сторону L2 и вторую сторону L3, пересекающуюся с первой стороной L2. В качестве примера, расстояние D4 между двумя соседними электропроводящими выпуклостями 3 (то есть треугольными призмами 3) вдоль направления протяжения первой стороны L2 (то есть направления X) может составлять от 2 до 10 мкм. В качестве примера, расстояние D5 между двумя соседними электропроводящими выпуклостями 3 (то есть треугольными призмами 3) вдоль направления протяжения второй стороны L3 (то есть направления Y) может составлять от 2 до 5 мкм. Например, размер первой стороны L2 может составлять от 2 до 10 мкм, размер второй стороны L3 может составлять от 1 до 5 мкм, и диапазон размера высоты H1 треугольной призмы 3 вдоль направления, перпендикулярного подложке 1, может составлять 1-5 мкм.
В качестве альтернативного варианта осуществления треугольная форма 3 может включать в себя правильную треугольную призму, как показано на фиг.6.
На фиг.7a показан схематичный вид в поперечном разрезе подложки дисплея согласно варианту осуществления настоящего изобретения. Кроме того, как показано на фиг.7a, подложка 100 дисплея может дополнительно включать в себя: электронное устройство 4, расположенное на электропроводящей выпуклости 3; и адгезив 5, расположенный между электропроводящими выпуклостями 3.
В варианте осуществления настоящего изобретения штырьковый выводы 41, 42 электронного устройства 4 могут контактировать с электропроводящей выпуклостью 3. Клей 5 соединяет штырьковые выводы 41 и 42 с первым электродом 2. Следует отметить, что расстояния D4, D5 между электропроводящими выпуклостями 3 на фиг.6, выбраны таким образом, чтобы более эффективно отводился клей 5 из места соединения, когда штырьковые выводы 41, 42 и первый электрод 2 соединены клеем 5, тем самым обеспечивая хороший электрический контакт между штырьковыми выводами 41, 42 и первым электродом 2.
Следует отметить, что состояние контакта между электропроводящей выпуклостью 3 и штырьковыми выводами 41, 42, показанными на фиг.7a, является всего лишь примерным (структуры, показанные в дальнейшем на фиг.8 и 22, также являются примерными) и в данном документе не ограничивается особым образом. В практических приложениях вершина электропроводящей выпуклости 3 может деформироваться, чтобы соответствовать форме штырьковых выводов 41, 42, как показано на фиг.7b.
Кроме того, когда твердость материала электропроводящей выпуклости 3 больше, чем твердость материала штырьковых выводов 41, 42, вершина электропроводящей выпуклости 3 может проникать в штырьковые выводы 41, 42 для достижения более эффективного электрического и механического соединения, как показано на фиг.7c.
В варианте осуществления настоящего изобретения электронное устройство 4 может содержать микросветодиод.
В качестве примера материал клея 5 может включать в себя клей на основе силикона, клей на основе смолы, фотоотверждаемый клей и т.п. В качестве примера фотоотверждаемый клей может включать в себя форполимер на основе акрилата (который также упоминается как олигомер), реакционноспособный мономер, ультрафиолетовый фотоинициатор и т.п. На фиг.8 показан схематичный вид в поперечном разрезе подложки дисплея согласно варианту осуществления настоящего изобретения. Кроме того, как показано на фиг.8, подложка 100 дисплея может дополнительно включать в себя: тонкопленочный транзистор 6, расположенный на подложке 1; и первый диэлектрический слой 7, расположенный на тонкопленочном транзисторе 6. В данном варианте осуществления первый электрод 2 расположен на первом диэлектрическом слое 7 и электрически соединен с тонкопленочным транзистором 6. В варианте осуществления настоящего изобретения, показанном на фиг.8, тонкопленочный транзистор 7 может включать в себя: буферный слой 61, расположенный на подложке 1; активный слой 62, расположенный на буферном слое 61; изолирующий слой 63, покрывающий буферный слой 61 и активный слой 62; и слой 64 затвора, расположенный на изолирующем слое 63. Хотя тонкопленочный транзистор 7, показанный на фиг.8, является тонкопленочным транзистором с верхним затвором, тонкопленочный транзистор 7 также может быть тонкопленочным транзистором с нижним затвором. Специалист в данной области техники может выбрать тип тонкопленочного транзистора в соответствии с потребностями. Тонкопленочный транзистор 7, показанный на фиг.8, является просто примером и не может рассматриваться как ограничение настоящего изобретения.
В варианте осуществления настоящего изобретения, показанном на фиг.8, первый диэлектрический слой 7 может включать в себя первый диэлектрический подслой 71 и второй диэлектрический подслой 72, последовательно нанесенные друг на друга. Первый диэлектрический подслой 71 может покрывать изолирующий слой 63 и слой 64 затвора. В качестве примера первый диэлектрический подслой 71 может быть межслойным изолирующим слоем. В качестве примера второй диэлектрический подслой 72 может быть пассивирующим слоем или выравнивающим слоем.
Кроме того, как показано на фиг.8, подложка 100 дисплея может дополнительно включать в себя второй электрод 81 и третий электрод 82, расположенный между первым диэлектрическим подслоем 71 и вторым диэлектрическим подслоем 72. В варианте осуществления настоящего изобретения второй электрод 81 может быть подключен к области истока/стока тонкопленочного транзистора 6 через первое отверстие 711 в первом диэлектрическом подслое 71.
В варианте осуществления настоящего изобретения второй электрод 81 может быть расположен в том же слое, что и третий электрод 82. То есть второй электрод 81 и третий электрод 82 могут состоять из одного и того же материала и формироваться на одном и том же этапе. В качестве примера второй электрод 81 может быть электродом истока/стока тонкопленочного транзистора 7. В качестве примера третий электрод 82 может быть разводкой в подложке 100 дисплея.
Кроме того, в варианте осуществления настоящего изобретения, показанном на фиг.8, первый электрод 2 может включать в себя первый подэлектрод 21 и второй подэлектрод 22. Первый подэлектрод 21 может быть соединен со вторым электродом 81 через второе отверстие 721 во втором диэлектрическом подслое 72. Второй подэлектрод 22 может быть соединен с третьим электродом 82 через третье отверстие 722 во втором диэлектрическом подслое 72. В качестве примера первый электрод 2 может быть контактной площадкой, используемой для соединения электронного устройства 4.
В варианте осуществления настоящего изобретения, например, после того, как электронное устройство 4 присоединено к первому электроду 2, тонкопленочный транзистор 7 может управлять электронным устройством 4. В качестве примера, когда электронное устройство 4 включает в себя микросветодиод, тонкопленочный транзистор 7 может управлять излучением света микросветодиода посредством первого электрода 2 и электропроводящей выпуклости 3.
В варианте осуществления настоящего изобретения также предусмотрен способ изготовления подложки дисплея. Подложка дисплея, изготовленная в соответствии с вариантами осуществления настоящего изобретения, включает в себя электропроводящие выпуклости. Электропроводящая выпуклость выполнена таким образом, чтобы ее можно было легко подключить к микросветодиоду, что позволяет снизить стоимость изготовления и повысить эффективность присоединения микросветодиода.
На фиг.9 показана блок-схема способа изготовления подложки дисплея согласно варианту осуществления настоящего изобретения. Как показано на фиг.9, способ изготовления подложки дисплея может включать в себя этапы S901-S903. Обращаясь к фиг.1a и 9, на этапе S901 предоставляется подложка 1. На этапе S902 первый электрод 2 формируется на подложке 1. На этапе S903 на первом электроде 2 формируется электропроводящая выпуклость 3.
Аналогично описанию фиг.1а, в варианте осуществления настоящего изобретения, показанном на фиг.1а, размер поперечного сечения S1 электропроводящей выпуклости 3 в плоскости, параллельной подложке 1, отрицательно коррелирует с расстоянием D1 от поперечного сечения S1 до поверхности первого электрода 2. В данном случае отрицательная корреляция означает, что чем больше расстояние D1, тем меньше размер поперечного сечения S1. Следует отметить, что размер поперечного сечения S1 в данном случае может относиться, например, к площади поперечного сечения S1, и поверхность первого электрода 2 может относится к поверхности первого электрода 2, которая находится в контакте с электропроводящей выпуклостью 3. Кроме того, в варианте осуществления настоящего изобретения количество электропроводящих выпуклостей может составлять одну или несколько электропроводящих выпуклостей, что особым образом не ограничено в настоящем раскрытии.
Для описания электропроводящей выпуклости 3 можно сослаться на описание фиг.1a-1f, которое в данном документе не повторяется.
Способ формирования электропроводящей выпуклости 3 конкретно описывается ниже.
С одной стороны, процесс формирования электропроводящей выпуклости 3 согласно варианту осуществления настоящего изобретения описан со ссылкой на фиг.10-17, и структура сформированной электропроводящей выпуклости 3 показана на фиг.2.
На фиг.10 показана блок-схема способа формирования электропроводящих выпуклостей согласно варианту осуществления настоящего изобретения. Обращаясь к фиг.10 и 11, на этапе S9031 слой 3' диэлектрического материала формируется на подложке 1 и первом электроде 2.
Как показано на фиг.10, на этапе S9032 слой диэлектрического материала формируется для формирования первой части электропроводящей выпуклости.
В варианте осуществления настоящего изобретения материал слоя диэлектрического материала может включать в себя светочувствительный материал. Кроме того, в качестве примера материал слоя диэлектрического материала включает в себя органический светочувствительный материал.
В качестве примера материала слоя диэлектрического материала можно сослаться на приведенное выше описание фиг.2, и его подробности здесь повторно не описываются.
В частности, в случае, когда материал слоя диэлектрического материала может содержать светочувствительный материал, как показано на фиг.12, формирование рисунка на слое 3 диэлектрического материала может включать экспозицию слоя 3' диэлектрического материала с использованием первой маски M1 и проявление слоя 3' диэлектрического материала для формирования первой части 31 электропроводящей выпуклости 3 (как показано участком пунктирной линии на фиг.12).
В варианте осуществления настоящего изобретения доза облучения световым излучением L для экспозиции слоя 3' диэлектрического материала, размер D6 светозащитного участка M1-1 первой маски M1 в направлении, перпендикулярном направлению, в котором простирается светоэкранирующая часть M1-1, и расстояние D7 от первой маски M1 до слоя 3' диэлектрического материала выбраны таким образом, чтобы во время экспонирования формировался дифрагированный свет LD на краю светозащитного участка M1-1.
В варианте осуществления настоящего изобретения по меньшей мере часть дифрагированного света LD может достичь поверхности слоя 3' диэлектрического материала, расположенного под центральной частью C светозащитного участка M1-1. Так как интенсивность дифрагированного света LD, падающего на соответствующую часть диэлектрического материала, непосредственно расположенную под центральной частью C, уменьшается по мере уменьшения расстояния от светозащитного участка M1-1 до соответствующей части, тем самым формируется неэкспонированный участок, имеющий выпуклую форму соответствующей части диэлектрического материала, как показано пунктирной линией на фиг.12. Неэкспонированная часть будет образовывать первую часть 31 электропроводящей выпуклости 3.
В варианте осуществления настоящего изобретения, показанном на фиг.12, отношение размера D6 светозащитного участка M1-1 первой маски M1 к размеру D8 не являющегося светозащитным участка M1-2 первой маски M1 может составлять от 1:1 до 3: 2.
Кроме того, в обычном процессе экспонирования расстояние между маской и структурой, подлежащей экспонированию, является обычно фиксированным. В варианте осуществления настоящего изобретения, когда расстояние D7 от первой маски M1 до слоя 3' диэлектрического материала больше, доза облучения световым излучением L может быть увеличенной. Напротив, когда расстояние D7 от первой маски M1 до слоя 3' диэлектрического материала меньше (даже в состоянии контакта), доза облучения световым излучения L может быть уменьшенной. Специалист в данной области техники может сделать выбор в соответствии с фактическим производственным процессом, который в данном документе не ограничивается особым образом.
В качестве альтернативного варианта осуществления настоящего изобретения формирование рельефа в слое 3' диэлектрического материала может включать импринтинг слоя 3' диэлектрического материала, тем самым получая первую часть 31 электропроводящей выпуклости 3. В данном варианте осуществления поверхность вдавливающей головки для импринтинга может иметь вогнутую структуру, соответствующую указанной выпуклости.
Структура, окончательно полученная вышеописанным способом, показана на фиг.13. Затем, как показано на фиг.10, на этапе S9033 формируется вторая часть электропроводящей выпуклости.
В частности, в варианте осуществления настоящего изобретения со ссылкой на фиг.14 первый слой 3” электропроводящего материала сформирован на поверхности подложки 1, первого электрода 2 и первой части 31 электропроводящей выпуклости.
В варианте осуществления настоящего изобретения способ формирования первого слоя 3” электропроводящего материала может включать в себя, например, распыление.
Как показано на фиг.10, на этапе S9034 формируется вторая часть электропроводящей выпуклости.
В частности, в варианте осуществления настоящего изобретения, показанном на фиг.14 и 15, первый слой 3” электропроводящего материала сформирован таким образом, чтобы сформировать вторую часть 32 электропроводящей выпуклости 3. Результирующая структура показана на фиг.15.
В качестве примера для создания рисунка можно использовать метод фотолитографии, обычно используемый в данной области техники, который в данном документе не ограничивается особым образом.
Для примера материала первого слоя электропроводящего материала можно сослаться на приведенное выше описание фиг.2, и его подробности здесь повторно не описываются.
В варианте осуществления настоящего изобретения, показанном на фиг.15, электропроводящая выпуклость 3 может включать в себя первую часть 31 и вторую часть 32, покрывающую первую часть 31. Ортогональная проекция первой части 31 на подложку 1 может быть находиться в пределах ортогональной проекции первого электрода 2 на подложку 1. Вторая часть 32 может контактировать с первым электродом 2. Поверхность 311 первой части 31, дальняя относительно подложки 1, может быть подобной (конформной) поверхности 321 второй части 32, дальней относительно подложки 1. В качестве альтернативного варианта осуществления настоящего изобретения, показанного пунктирным кругом на фиг.16, вторая часть 32 электропроводящей выпуклости 3 также может быть расположена на поверхности первого электрода 2, которая не покрыта первой частью 31, тем самым формируя более эффективное электрическое соединение между электропроводящей выпуклостью 3 и первым электродом 2.
В качестве альтернативного варианта осуществления настоящего изобретения, показанного на фиг.10, этап S9035 может быть включен между этапом S9032 и этапом S9033. То есть перед формированием первого слоя 3” электропроводящего материала, как показано на фиг.13, поверхности первой части 31 электропроводящей выпуклости 3 может быть придана шероховатость. Например, придание шероховатости может включать в себя микротравление. Таким образом, во время формирования первого слоя 3” электропроводящего материала можно увеличить адгезию первого слоя 3” электропроводящего материала на первой части 31 электропроводящей выпуклости 3.
В качестве альтернативного варианта осуществления настоящего изобретения формирование первого слоя 3” электропроводящего материала путем напыления может вызвать сплющивание верхней части 31 электропроводящей выпуклости. Для решения этой проблемы можно использовать как минимум один из следующих двух приемов.
Первый прием состоит в том, чтобы уменьшить степень осаждения первого слоя электропроводящего материала. То есть используется метод многократного осаждения, но каждый раз осаждается небольшое количество электропроводящего материала, тем самым уменьшается проблема сплющивания.
Второй прием состоит в том, чтобы сформировать слой неорганического материала на электропроводящей выпуклости после формирования первой части электропроводящей выпуклости и перед формированием первого слоя электропроводящего материала. Обращаясь к фиг.10, этап S9036 для формирования слоя неорганического материала может быть включен между этапом S9032 и этапом S9033.
То есть в варианте осуществления настоящего изобретения, показанном на фиг.17, слой 33 неорганического материала может быть сформирован на поверхности первой части 31 после формирования первой части 31 и перед формированием первого слоя 3” электропроводящего материала. Кроме того, слой 33 неорганического материала может быть сформирован на поверхности первой части 31 после придания шероховатости поверхности первой части 31 и перед формированием первого слоя 3” электропроводящего материала. Таким образом, это более благоприятно для эффективной адгезии слоя 33 неорганического материала и первого слоя 3” электропроводящего материала на первой части 31.
В варианте осуществления настоящего изобретения поверхность слоя 33 неорганического материала подобна (конформна) поверхности первой части 31, дальней относительно подложки 1.
В варианте осуществления настоящего изобретения материал слоя 33 неорганического материала может включать в себя, например, нитрид кремния (SiNx), оксид кремния (SiOx) или т.п.
Что касается способа изготовления слоя 33 неорганического материала, то можно использовать метод, обычно используемый в данной области техники, такой как химическое осаждение из паровой фазы (CVD), при условии, что первая часть 31 не подвергается нежелательной деформации, такой как сплющивание.
С другой стороны, процесс формирования электропроводящей выпуклости 3 согласно варианту осуществления настоящего изобретения описан со ссылкой на фиг.18-22, и структура сформированной электропроводящей выпуклости 3 показана на фиг.5.
На фиг.18 показана блок-схема способа формирования электропроводящей выпуклости согласно варианту осуществления настоящего изобретения. Как показано на фиг.18, способ формирования электропроводящей выпуклости включает в себя этапы S9031' и S9032'.
Как показано на фиг.18 и 19, на этапе S9031' второй слой 3''' электропроводящего материала формируется на подложке 1. В качестве примера способ формирования второго слоя 3''' электропроводящего материала может включать в себя, например, распыление.
Как показано на фиг.18 и 5, на этапе S9032' второй слой 3''' электропроводящего материала формируется для формирования первого электрода 2 и электропроводящей выпуклости 3, находящейся на первом электроде 2.
В качестве примера формирование рисунка может включать в себя традиционный способ фотолитографии, который в данном документе не ограничивается особым образом.
В варианте осуществления настоящего изобретения отношение толщины T1 первого электрода 2 к расстоянию D3 от вершины электропроводящей выпуклости 3 до основания первого электрода 2 может составлять от 1:4 до 1:2. Например, толщина T1 может быть равна 0,5 мкм. Например, расстояние D3 может находиться в диапазоне 1-2 мкм.
Аналогично вышеупомянутому варианту осуществления, в данном варианте осуществления, например, электропроводящий материал может включать в себя алюминий, медь, молибден, титан, вольфрам или т.п.
Следует понимать, что для других подробных описаний электропроводящих выпуклостей можно ссылаться на описания в вышеупомянутых вариантах осуществления структур, и его подробности здесь повторно не описываются.
Кроме того, в варианте осуществления настоящего изобретения способ изготовления подложки дисплея может дополнительно включать в себя этапы S904-S906, как показано на фиг.20 на блок-схеме последовательности операций этапами в пунктирных прямоугольниках.
Как показано на фиг.20 и 21, на этапе S904 наносится клеевой слой. В частности, клеевой слой 5 наносится на электропроводящие выпуклости 3 и между ними, так что клеевой слой покрывает верхнюю часть электропроводящих выпуклостей. В варианте осуществления настоящего изобретения верхняя поверхность клеевого слоя 5 выше, чем вершина электропроводящей выпуклости 3 примерно на 1 мкм. Как показано на фиг.21, на этапе S905 электронное устройство и клеевой слой соединяются для получения структуры, показанной на фиг.7а. В частности, электронное устройство 4 размещается над клеевым слоем 5, и к электронному устройству 4 прилагается сила F, вызывающая проникновение электропроводящей выпуклости 3 через клеевой слой 5 и соприкосновение с электронным устройством 4, таким образом, электронное устройство 4 соединяется с первым электродом 2 с помощью клеевого слоя 5.
Более конкретно, в варианте осуществления настоящего изобретения, когда штырьковые выводы 41, 42 электронного устройства 4 соединяются с первым электродом 2 с помощью клеевого слоя 5, технология масс-переноса используется для одновременного переноса множества электронных устройств 4 на клеевой слой 5 (например, на смолу). Штырьковые выводы 41 и 42 электронного устройства 4 контактируют с электропроводящими выпуклостями 3. В это время штырьковые выводы 41, 42 электронного устройства 4 входят в смолу.
Следует отметить, что технология масс-переноса относится к одновременному переносу большого количества электронных устройств в структуру, описанную выше со ссылкой на фиг.1a и 2-5 (которая в дальнейшем называется промежуточной структурой), посредством вакуума, статического электричества, налипаемости и т.д. В вышеупомянутом процессе сторона промежуточной структуры, имеющая электропроводящие выпуклости 3, обращена вверх для облегчения присоединения к электронному устройству 4. В варианте осуществления настоящего изобретения после того, как клеевой слой 5 (например, смола) нанесен на промежуточную структуру, когда электронное устройство 4 переносится и присоединяется к промежуточной структуре, смола может перетекать. В частности, например, при переносе электронного устройства 4 на промежуточную структуру необходимо прикладывать определенное давление для того, чтобы электронное устройство 4 входило в смолу, чтобы штырьковые выводы 41 и 42 электронного устройства 4 находились в контакте с верхней частью электропроводящей выпуклости. Введение электронного устройства 4 вызывает перетекание смолы.
Следует отметить, что состояние контакта между электропроводящими выпуклостями 3 и штырьковыми выводами 41, 42, показанное на фиг.7a, является всего лишь примером и не ограничивается в данном документе особым образом. В практических приложениях верхняя часть электропроводящей выпуклости 3 может деформироваться таким образом, чтобы соответствовать форме штырьковых выводов 41, 42, как показано на фиг.7b.
Кроме того, когда твердость материала электропроводящей выпуклости 3 больше, чем твердость материала штырьковых выводов 41, 42, верхняя часть электропроводящей выпуклости 3 может проникать в штырьковые выводы 41, 42 для достижения более эффективного электрического и механического соединения, как показано на фиг.7c.
На этапе S906 клеевой слой 5 отверждается. Например, материал клеевого слоя 5 может включать в себя смолу. Смола может содержать, например, растворитель.
В варианте осуществления настоящего изобретения отверждение можно выполнить с использованием обычно используемого процесса термического отверждения. Например, смолу нагревают для ее отверждения. Следует отметить, что так как смола содержит добавочный растворитель, при ее нагревании растворители испаряются, таким образом смола отверждается. В качестве примера, температура нагрева может быть около 140°С.
Следует понимать, что при отверждении смолы поверхностное натяжение смолы будет способствовать прижатию электронного устройства 4. Кроме того, из-за направленного вниз давления, оказываемого электронным устройством 4, вершина электропроводящей выпуклости 3 пробивает смолу, обволакивающую ее верхнюю часть, таким образом, обеспечивая электрическое соединение между электронным устройством 4 и первым электродом 2. Кроме того, например, когда твердость материала штырьковых выводов 41 и 42 электронного устройства 4 меньше, чем твердость электропроводящей выпуклости 3, вершина электропроводящей выпуклости 3 в конечном итоге проникает в штырьковые выводы 41 и 42 под действием вышеупомянутого натяжения, тем самым дополнительно гарантируется электрическое соединение между электронным устройством 4 и первым электродом 2. Кроме того, после отверждения смолы также обеспечивается прочность электрического соединения.
Кроме того, в качестве альтернативного варианта осуществления настоящего изобретения после формирования подложки и до формирования первого электрода способ изготовления подложки дисплея может дополнительно включать в себя этапы S2301-S2307, которые показаны на фиг.22 в виде блок-схемы последовательности операций.
Обращаясь к фиг.22 и 8, на этапе S2301 формируется тонкопленочный транзистор. В частности, тонкопленочный транзистор 6 сформирован на первой подложке 1.
Более конкретно, формирование тонкопленочного транзистора 6 может включать в себя: формирование буферного слоя 61 на подложке 1; формирование слоя материала для активного слоя на буферном слое 61; формирование рисунка на слое материала для активного слоя для формирования активного слоя 62; формирование изолирующего слоя 63 на буферном слое 61 и активном слое 62; формирование слоя материала для затвора на изолирующем слое 63; и формирование рисунка слоя материала для затвора для формирования слоя 64 затвора.
Затем, на этапе S2302, формируется первый диэлектрический подслой. В частности, первый диэлектрический подслой 71 сформирован на изолирующем слое 63 и слое 64 затвора. В качестве примера первый диэлектрический подслой 71 может быть межслойным изолирующим слоем.
На этапе S2303 первое отверстие формируется в первом диэлектрическом подслое. В частности, первое отверстие 711, открывающее область истока/стока тонкопленочного транзистора 6 (то есть открывающее активный слой 62), формируется в первом диэлектрическом подслое 71 посредством таких процессов, как экспонирование, проявление и травление.
На этапе S2304 формируется третий слой электропроводящего материала. В частности, третий слой электропроводящего материала сформирован на первом диэлектрическом подслое 71.
На этапе S2305 формируются второй электрод и третий электрод. В частности, третий слой электропроводящего материала сформирован для формирования второго электрода 81 и третьего электрода 82.
В варианте осуществления настоящего изобретения в качестве примера второй электрод 81 может быть электродом истока/стока тонкопленочного транзистора 6. Второй электрод 81 может быть подключен к активному слою 62 тонкопленочного транзистора 6 через первое отверстие 711. В качестве примера третий электрод 82 может выполнять роль разводки в подложке 100 дисплея.
Затем на этапе S2306 формируется второй диэлектрический подслой. В частности, второй диэлектрический подслой 72 сформирован на первом диэлектрическом подслое 71, втором электроде 81 и третьем электроде 82. В качестве примера второй диэлектрический подслой 72 может быть пассивирующим слоем или выравнивающим слоем.
На этапе S2307 второе отверстие и третье отверстие формируются во втором диэлектрическом подслое. В частности, второй диэлектрический подслой 72 сформирован таким образом, чтобы сформировать второе и третье отверстия 721 и 722 во втором диэлектрическом подслое 72. В данном варианте осуществления второе отверстие 721 открывает второй электрод 81, и третье отверстие открывает третий электрод 82.
Кроме того, в варианте осуществления настоящего изобретения первый электрод 2 может включать в себя первый подэлектрод 21 и второй подэлектрод 22. Первый подэлектрод 21 соединен со вторым электродом 81 через второе отверстие 721 во втором диэлектрическом подслое 72. Второй подэлектрод 22 соединен с третьим электродом 82 через третье отверстие 722 во втором диэлектрическом подслое 72. В качестве примера первый электрод 2 может быть контактной площадкой, используемой для присоединения электронного устройства 4.
В варианте осуществления настоящего изобретения, например, после того как электронное устройство 4 присоединено к первому электроду 2, тонкопленочный транзистор 6 может управлять электронным устройством 4. В качестве примера, когда электронное устройство 4 содержит микросветодиод, тонкопленочный транзистор 6 может управлять излучением микросветодиода через первый электрод 2 и электропроводящую выпуклость 3.
Что касается конкретного процесса, используемого для формирования рисунка, специалисты в данной области техники могут использовать обычные процессы, такие как экспонирование, проявление и травление, которые в данном документе не повторяются.
Приведенное выше описание варианта осуществления было предоставлено с целью иллюстрации и описания. Оно не предназначено быть исчерпывающим или ограничивающим область применения. Отдельные элементы или признаки конкретного варианта осуществления, даже если они не показаны или не описаны особым образом, как правило, не ограничиваются этим конкретным вариантом осуществления, являются взаимозаменяемыми, когда находятся в подходящих условиях, могут использоваться в выбранном варианте осуществления, а также могут изменяться многими способами. Такие изменения не следует рассматривать как отклонение от настоящей заявки, и все такие модификации включены в объем настоящей заявки.

Claims (56)

1. Подложка дисплея, содержащая:
подложку;
первый электрод, расположенный на подложке; и
выпуклость, расположенную на первом электроде,
при этом соотношение между размером поперечного сечения выпуклости в плоскости, параллельной подложке, и расстоянием от указанного поперечного сечения до поверхности первого электрода имеет отрицательный коэффициент корреляции,
при этом выпуклость включает в себя первую часть и вторую часть, покрывающую первую часть,
в которой ортогональная проекция первой части на подложку находится в пределах ортогональной проекции первого электрода на подложку,
вторая часть контактирует с первым электродом,
поверхность второй части, удаленная от подложки, соответствует поверхности первой части, удаленной от подложки, и
первая часть состоит из диэлектрического материала, а вторая часть состоит из электропроводящего материала.
2. Подложка дисплея по п. 1, в которой отношение минимального размера поверхности выпуклости со стороны, обращенной к подложке, вдоль направления, параллельного подложке, к расстоянию от вершины выпуклости до первого электрода составляет от 1:1 до 1:3.
3. Подложка дисплея по п. 1, в которой форма выпуклости представляет собой по меньшей мере одну форму, выбранную из группы, состоящей из конуса, усеченного конуса и треугольной призмы.
4. Подложка дисплея по п. 1, в которой диэлектрический материал содержит органический материал, и
выпуклость дополнительно содержит слой неорганического материала, покрывающий первую часть и расположенный между указанными первой частью и второй частью.
5. Подложка дисплея по п. 1, в которой вторая часть покрывает поверхность первого электрода, смежную с первой частью.
6. Подложка дисплея по п. 1, в которой отношение толщины первого электрода к расстоянию от вершины выпуклости до основания первого электрода составляет от 1:4 до 1:2.
7. Подложка дисплея по п. 1, в которой на каждом из первых электродов сформировано множество выпуклостей в виде матрицы.
8. Подложка дисплея по п. 7, в которой выпуклость содержит треугольную призму,
при этом треугольная призма имеет первую поверхность, параллельную
поверхности подложки, первая поверхность имеет первую сторону и вторую сторону, пересекающуюся с первой стороной,
размер первой стороны составляет 2-10 мкм,
размер второй стороны составляет 1-5 мкм,
высота треугольной призмы в направлении, перпендикулярном подложке, составляет 1-5 мкм,
расстояние между двумя соседними выпуклостями в направлении первой стороны составляет 2-10 мкм, и
расстояние между двумя соседними выпуклостями в направлении второй стороны составляет 2-5 мкм.
9. Подложка дисплея по любому из пп. 1-8, дополнительно содержащая: электронное устройство, расположенное на выпуклости, причем штырьковый вывод электронного устройства находится в контакте с выпуклостью; и
клей, находящийся между выпуклостями, при этом штырьковый вывод соединен с первым электродом указанным клеем.
10. Подложка дисплея по п. 9, дополнительно содержащая:
тонкопленочный транзистор, расположенный на подложке; и
первый диэлектрический слой, расположенный на тонкопленочном транзисторе,
при этом первый электрод расположен на первом диэлектрическом слое и электрически соединен с тонкопленочным транзистором.
11. Способ изготовления подложки дисплея, характеризующийся тем, что
подают подложку;
формируют первый электрод на подложке; и
формируют выпуклость на первом электроде,
причем соотношение между размером поперечного сечения выпуклости в плоскости, параллельной подложке, и расстоянием от указанного поперечного сечения до поверхности первого электрода имеет отрицательный коэффициент корреляции,
при формировании выпуклости
формируют слой диэлектрического материала на первом электроде;
формируют рисунок на слое диэлектрического материала для формирования первой части выпуклости;
формируют первый слой электропроводящего материала на подложке, первом электроде и указанной первой части; и
формируют рисунок на первом слое электропроводящего материала для формирования второй части выпуклости,
при этом ортогональная проекция указанной первой части на первый электрод находится внутри ортогональной проекции указанной второй части на первый электрод,
вторая часть покрывает первый электрод и находится в контакте с первым электродом, и
поверхность второй части, удаленная от подложки, соответствует поверхности первой части, удаленной от подложки.
12. Способ по п. 11, в котором перед формированием первого слоя электропроводящего материала на первой части придают шероховатость поверхности указанной первой части.
13. Способ по п. 11, в котором слой диэлектрического материала содержит светочувствительный материал,
при формировании рисунка на слое диэлектрического материала экспонируют слой диэлектрического материала с использованием первой маски и проявляют указанный слой диэлектрического материала,
при этом доза облучения световым излучением, используемым для экспонирования, размер светозащитной части первой маски в направлении, перпендикулярном направлению, в котором простирается светозащитный участок, и расстояние между первой маской и слоем диэлектрического материала выбраны таким образом, чтобы во время экспонирования на краю светозащитного участка формировался дифрагированный свет, причем по меньшей мере часть дифрагированного света способна достичь поверхности слоя диэлектрического материала, расположенного ниже центральной части светозащитного участка.
14. Способ по п. 11, в котором при формировании выпуклости, после формирования первой части и перед формированием первого слоя электропроводящего материала формируют слой неорганического материала на указанной первой части, при этом поверхность слоя неорганического материала, удаленная от подложки, является конформной поверхности первого участка, удаленной от подложки.
15. Способ по п. 11, в котором при формировании первого электрода на подложке и формировании выпуклости на первом электроде:
формируют второй слой электропроводящего материала на подложке; и
формируют рисунок на втором слое электропроводящего материала для формирования указанных первого электрода и выпуклости, расположенной на первом электроде.
16. Способ по п. 11, в котором
формируют клеевой слой для покрытия выпуклости и части первого электрода, находящейся между выпуклостями;
размещают электронное устройство на клеевом слое и прикладывают усилие к электронному устройству таким образом, чтобы выпуклость проникала через клеевой слой и входила в контакт с электронным устройством; и
отверждают клеевой слой.
RU2020143366A 2019-07-24 2019-07-24 Подложка дисплея и способ ее изготовления RU2759445C1 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/097438 WO2021012207A1 (zh) 2019-07-24 2019-07-24 显示基板及其制备方法

Publications (1)

Publication Number Publication Date
RU2759445C1 true RU2759445C1 (ru) 2021-11-12

Family

ID=74192810

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2020143366A RU2759445C1 (ru) 2019-07-24 2019-07-24 Подложка дисплея и способ ее изготовления

Country Status (10)

Country Link
US (2) US11817307B2 (ru)
EP (1) EP4002466A4 (ru)
JP (1) JP2022549534A (ru)
KR (2) KR102647425B1 (ru)
CN (1) CN112689898A (ru)
AU (1) AU2019449884B8 (ru)
BR (1) BR112020026801A2 (ru)
MX (1) MX2020014255A (ru)
RU (1) RU2759445C1 (ru)
WO (1) WO2021012207A1 (ru)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230299028A1 (en) * 2022-03-15 2023-09-21 Taiwan Semiconductor Manufacturing Company Ltd. Bonding structure and method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110026901A (ko) * 2009-09-09 2011-03-16 엘지전자 주식회사 백 라이트 유닛 및 이를 포함하는 디스플레이 장치
KR20140147942A (ko) * 2013-06-19 2014-12-31 엘지디스플레이 주식회사 유기발광다이오드 디스플레이 장치 및 이의 제조방법
US20170097543A1 (en) * 2015-10-05 2017-04-06 Samsung Display Co., Ltd. Thin film transistor substrate, display device including the same, and method of manufacturing thin film transistor substrate

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60141391D1 (de) 2000-03-10 2010-04-08 Chippac Inc Flipchip-Verbindungsstruktur und dessen Herstellungsverfahren
JP4055405B2 (ja) * 2001-12-03 2008-03-05 ソニー株式会社 電子部品及びその製造方法
JP2003262882A (ja) 2002-03-07 2003-09-19 Advanced Display Inc 電極の接続構造および該接続構造を用いる液晶表示素子
JP4784304B2 (ja) * 2005-12-27 2011-10-05 セイコーエプソン株式会社 電子部品、電子部品の製造方法、回路基板及び電子機器
CN100479208C (zh) * 2006-02-24 2009-04-15 中国科学院半导体研究所 利用倒装技术制作功率型微结构发光二极管管芯的方法
JP4920330B2 (ja) 2006-07-18 2012-04-18 ソニー株式会社 実装構造体の実装方法、発光ダイオードディスプレイの実装方法、発光ダイオードバックライトの実装方法および電子機器の実装方法
JP2009099765A (ja) 2007-10-17 2009-05-07 Seiko Epson Corp 電子部品の実装構造
CN101414596A (zh) 2007-10-19 2009-04-22 南茂科技股份有限公司 芯片封装基板总成及芯片封装构造
KR101499952B1 (ko) 2008-02-20 2015-03-06 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
JP5549190B2 (ja) 2009-02-27 2014-07-16 豊田合成株式会社 半導体発光素子の実装体の製造方法、発光装置の製造方法及び半導体発光素子
JP2010219272A (ja) 2009-03-17 2010-09-30 Seiko Epson Corp 電子部品の実装構造体、及び電子部品の実装方法
CN101840892B (zh) 2010-04-16 2012-04-18 华映视讯（吴江）有限公司 反射式液晶显示面板的薄膜晶体管基板及其制作方法
JP5967678B2 (ja) * 2012-09-24 2016-08-10 国立研究開発法人産業技術総合研究所 半導体装置の製造方法、及び半導体製造装置
TWI590215B (zh) 2016-07-11 2017-07-01 友達光電股份有限公司 顯示面板
TWI762428B (zh) * 2016-11-15 2022-04-21 愛爾蘭商艾克斯展示公司技術有限公司 微轉印可印刷覆晶結構及方法
CN106876552B (zh) 2017-02-27 2019-07-26 深圳市华星光电技术有限公司 微发光二极管阵列基板及显示面板
US20180286734A1 (en) * 2017-03-28 2018-10-04 X-Celeprint Limited Micro-device pockets for transfer printing
CN107170773B (zh) 2017-05-23 2019-09-17 深圳市华星光电技术有限公司 微发光二极管显示面板及其制作方法
CN107742636B (zh) 2017-10-25 2020-04-03 上海天马微电子有限公司 一种显示面板和显示装置
JP2019079985A (ja) 2017-10-26 2019-05-23 株式会社ブイ・テクノロジー 基板接続構造、基板実装方法及びマイクロｌｅｄディスプレイ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110026901A (ko) * 2009-09-09 2011-03-16 엘지전자 주식회사 백 라이트 유닛 및 이를 포함하는 디스플레이 장치
KR20140147942A (ko) * 2013-06-19 2014-12-31 엘지디스플레이 주식회사 유기발광다이오드 디스플레이 장치 및 이의 제조방법
US20170097543A1 (en) * 2015-10-05 2017-04-06 Samsung Display Co., Ltd. Thin film transistor substrate, display device including the same, and method of manufacturing thin film transistor substrate

Also Published As

Publication number Publication date
BR112020026801A2 (pt) 2021-03-30
KR102647425B1 (ko) 2024-03-14
MX2020014255A (es) 2021-03-25
AU2019449884A8 (en) 2022-05-19
AU2019449884B8 (en) 2022-05-19
EP4002466A1 (en) 2022-05-25
JP2022549534A (ja) 2022-11-28
EP4002466A4 (en) 2022-07-06
KR20220037402A (ko) 2022-03-24
AU2019449884B2 (en) 2022-01-06
AU2019449884A1 (en) 2021-02-11
CN112689898A (zh) 2021-04-20
US20240038934A1 (en) 2024-02-01
WO2021012207A1 (zh) 2021-01-28
KR20240036725A (ko) 2024-03-20
US11817307B2 (en) 2023-11-14
US20210408330A1 (en) 2021-12-30

Similar Documents

Publication Publication Date Title
CN109560088B (zh) 柔性显示基板及其制作方法
US10741608B2 (en) Manufacturing method of micro light-emitting diode display panel
JP3980918B2 (ja) アクティブマトリクス基板及びその製造方法、表示装置
CN109285856B (zh) Led发光基板及其制作方法、显示装置
US20020145694A1 (en) Liquid crystal display device and method for manufacturing the same
JP2020521181A (ja) マイクロ発光ダイオードディスプレイパネル及びその製造方法
TW201929212A (zh) 畫素陣列基板及其製造方法
US20210119098A1 (en) Substrate mounting method and electronic-component-mounted substrate
US11916179B2 (en) Structures and methods for electrically connecting printed horizontal components
US20240038934A1 (en) Display substrate and method for manufacturing the same
JP2020013954A (ja) 基板接続構造、マイクロｌｅｄディスプレイ及び部品実装方法
CN110246945B (zh) Led芯片及其制造方法、显示面板以及电子设备
CN112768471B (zh) 显示面板及其制作方法
US11848408B2 (en) Drive circuit substrate, LED display panel and method of forming the same, and display device
US20210318617A1 (en) Backplane unit and its manufacturing method and display device
KR20140086494A (ko) 박막 트랜지스터 및 그의 제조방법
WO2021208179A1 (zh) 背板单元及其制造方法、显示装置
TWI676285B (zh) 無電極遮光之發光二極體顯示器的結構及其製程
CN112420765B (zh) 灯板及其制造方法、显示装置
CN116190503A (zh) 转移装置及显示面板的制备方法
US20200266319A1 (en) Driving backplane, method for producing the same, and display device
TWI832553B (zh) 顯示面板與其製作方法
KR20030062633A (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
TW200805727A (en) Forming an IC packing structure of organic light emitting diode