RU2658809C1

RU2658809C1 - Code generator

Info

Publication number: RU2658809C1
Application number: RU2017129407A
Authority: RU
Inventors: Сергей Николаевич Гончаров; Андрей Александрович Рыжов; Михаил Викторович Марунин; Александр Петрович Мартынов; Виктор Николаевич Фомченко; Эдуард Васильевич Запонов; Анатолий Георгиевич Силаев
Original assignee: Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом"
Priority date: 2017-08-17
Filing date: 2017-08-17
Publication date: 2018-06-22

Abstract

FIELD: information technology.

SUBSTANCE: invention relates to encoding devices of a noise combating code providing recovery of information transferred over a communication channel after its distortion under the effects of interference. Code generator includes first and second serial-parallel shift registers, a trigger flip-flop, a multiplexer, an XOR gate, first and second AND gates.

EFFECT: increase noise immunity and reduce the transmission time of multibit parcels.

1 cl, 2 dwg

Description

Изобретение относится к кодирующим устройствам помехоустойчивого кода, обеспечивающего восстановление передаваемой по каналу связи информации после ее искажений под действием помех.The invention relates to error-correcting code encoders providing for the restoration of information transmitted over a communication channel after its distortion under the influence of interference.

Известен формирователь кода (см. патент РФ №2509414 от 30.07.2012 «Формирователь кольцевого кода» авторов Гончарова С.Н., Мартынова А.П., Новикова А.В., Фомченко В.Н., Шишкина Г.И., МПК Н03М 7/02, опубликован в Б.И. №7: от 10.03.2014), содержащий последовательно-параллельный сдвигающий регистр, входы параллельной записи разрядов которого, начиная со второго, соединены с соответствующими информационными входами устройства, начиная с последнего разряда, вход управления последовательно-параллельным режимом регистра соединен с управляющим входом устройства, входы синхронизации и общего сброса соединены соответственно с тактовым входом и входом сброса устройства, выходы последнего и предпоследнего разрядов регистра соединены с входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, введены элемент ИЛИ-НЕ и второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с входом параллельной записи первого разряда регистра, а входы - с входами параллельной записи второго и старшего разрядов регистра, входы элемента ИЛИ-НЕ соединены с тактовым входом и входом сброса устройства, а выход является тактовым выходом устройства, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом последовательной записи регистра, выход последнего разряда которого является информационным выходом устройства. На выходе устройства производится формирование систематического кода, в котором информационные элементы занимают левую часть кодовой комбинации, а проверочные элементы - правую.Known code shaper (see RF patent No. 2509414 dated 07/30/2012 "Ring code shaper" by Goncharov S. N., Martynov A. P., Novikova A. V., Fomchenko V. N., Shishkina G. I., IPC Н03М 7/02, published in B.I. the control serial-parallel control input of the register is connected to the control input of the device, input The synchronization and general reset contacts are connected respectively to the clock input and the reset input of the device, the outputs of the last and penultimate bits of the register are connected to the inputs of the first EXCLUSIVE OR element, the OR-NOT element and the second EXCLUSIVE OR element are input, the output of which is connected to the parallel record input of the first register and the inputs are with the inputs of the parallel recording of the second and senior bits of the register, the inputs of the element are NOT connected to the clock input and the reset input of the device, and the output is the clock output of the device -keeping, the output of the first exclusive-OR gate coupled to an input register sequentially record, the last digit output of which is the information output device. At the output of the device, a systematic code is generated in which information elements occupy the left side of the code combination, and the test elements occupy the right.

Недостатком устройства является то, что при передаче многобитной посылки на входе данного устройства информацию необходимо делить на n-кратное количество пакетов данных

, что, в свою очередь, приводит к увеличению времени передачи. Так же еще одним из существенных недостатков является низкая устойчивость к помехам длительностью более трех бит.The disadvantage of this device is that when transmitting a multi-bit package at the input of this device, information must be divided by n-times the number of data packets

, which, in turn, leads to an increase in transmission time. Also, one of the significant disadvantages is the low resistance to interference lasting more than three bits.

Технический результат, на достижение которого направлено заявляемое изобретение, заключается в повышении помехоустойчивости и уменьшении времени передачи многобитных посылок.The technical result, to which the claimed invention is directed, is to increase noise immunity and reduce the transmission time of multi-bit packages.

Для достижения технического результата в формирователе кода, содержащем первый последовательно-параллельный регистр, первый и второй выходы которого соединены соответственно с первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а информационный вход является информационным входом формирователя кода, новым является то, что дополнительно введены счетный триггер, первый и второй элементы И, мультиплексор и второй последовательно-параллельный регистр, выход которого соединен с первыми входами первого и второго элементов И, выходы которых являются соответственно информационным и тактовым выходами формирователя кода, тактовый вход счетного триггера является тактовым входом формирователя кода и соединен со вторым входом второго элемента И, управляющий вход счетного триггера является управляющим входом формирователя кода и соединен со входом сброса второго последовательно-параллельного регистра, вход данных которого является входом разрешения Е формирователя кода, а тактовый вход соединен со входом выбора адреса мультиплексора, с выходом счетного триггера и тактовым входом первого последовательно-параллельного регистра, третий выход которого соединен со вторым входом мультиплексора, первый вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.To achieve a technical result, in a code generator containing a first series-parallel register, the first and second outputs of which are connected respectively to the first and second inputs of the EXCLUSIVE OR element, and the information input is the information input of the code generator, the new one is that an additional counting trigger is introduced, the first and second elements And, the multiplexer and the second series-parallel register, the output of which is connected to the first inputs of the first and second elements And, the outputs of which are respectively the information and clock outputs of the code generator, the clock input of the counting trigger is the clock input of the code generator and connected to the second input of the second element And, the control input of the counting trigger is the control input of the code generator and connected to the reset input of the second serial-parallel register, the data input of which is the input of the resolution E of the code generator, and the clock input is connected to the input of the address selection of the multiplexer, with the output of the counting trigger and the clock in the course of the first series-parallel register, the third output of which is connected to the second input of the multiplexer, the first input of which is connected to the output of the EXCLUSIVE OR element.

Указанная совокупность существующих признаков позволяет повысить помехоустойчивость посредством сдвига проверочного бита на 4 разряда в право и уменьшении времени передачи многобитных посылок за счет повышения помехозащищенности.The specified set of existing features allows to increase noise immunity by shifting the test bit by 4 bits to the right and reducing the transmission time of multi-bit packages due to increased noise immunity.

На фиг. 1 представлена схема формирователя кода, на фиг. 2 представлена временная диаграмма сигналов в характерных точках схемы.In FIG. 1 is a diagram of a code generator; FIG. 2 shows a timing diagram of signals at characteristic points of the circuit.

Формирователь кода (см. фиг. 1) содержит первый последовательно-параллельный регистр 1, первый и второй выходы которого соединены соответственно с первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3, а информационный вход является информационным входом формирователя кода, счетный триггер 2, первый 6 и второй 7 элементы И, мультиплексор 4 и второй последовательно-параллельный регистр 5, выход которого соединен с первыми входами первого 6 и второго 7 элементов И, выходы которых являются соответственно информационным и тактовым выходами формирователя кода. Тактовый вход счетного триггера 2 является тактовым входом формирователя кода и соединен со вторым входом второго 7 элемента И, управляющий вход счетного триггера 2 является управляющим входом формирователя кода и соединен со входом сброса второго последовательно-параллельного регистра 5, вход данных которого является входом разрешения Е формирователя кода, а тактовый вход соединен со входом выбора адреса мультиплексора 4, с выходом счетного триггера 2 и тактовым входом первого последовательно-параллельного регистра 1, третий выход которого соединен со вторым входом мультиплексора 4, первый вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3.The code generator (see Fig. 1) contains the first series-parallel register 1, the first and second outputs of which are connected respectively to the first and second inputs of the EXCLUSIVE OR 3 element, and the information input is the information input of the code generator, counting trigger 2, first 6, and the second 7 And elements, multiplexer 4 and the second series-parallel register 5, the output of which is connected to the first inputs of the first 6 and second 7 And elements, the outputs of which are respectively the information and clock outputs of the forms code of Tell. The clock input of the counting trigger 2 is the clock input of the code generator and is connected to the second input of the second 7 element And, the control input of the counting trigger 2 is the control input of the code generator and is connected to the reset input of the second serial-parallel register 5, the data input of which is the input of the resolution permission E of the generator code, and the clock input is connected to the input of the address selection of the multiplexer 4, with the output of the counting trigger 2 and the clock input of the first series-parallel register 1, the third output of which th connected to the second input of the multiplexer 4 whose first input is connected to output the exclusive OR element 3.

Формирователь кода работает следующим образом. При включении питания счетный триггер 2 и второй последовательно-параллельный регистр 5 удерживаются в исходном состоянии внешним сигналом по R-входу устройства. На выходах QC и QD выходным сигналом второго последовательно-параллельного регистра 5 задается уровень логического "0". На D-вход первого последовательно-параллельного регистра 1 подается информационный элемент а₀.The code generator operates as follows. When the power is turned on, the counting trigger 2 and the second series-parallel register 5 are kept in the initial state by an external signal at the R-input of the device. At the outputs of QC and QD, the output signal of the second series-parallel register 5 sets the logic level “0”. The information element a ₀ is supplied to the D-input of the first series-parallel register 1.

Работа устройства разрешается после снятия удерживающего сигнала на R-входе. При этом на С-вход начинают поступать тактовые импульсы, которые отрицательным фронтом переключают счетный триггер 2, формируя положительные управляющие импульсы. Период повторения управляющих импульсов, начиная с положительного фронта, будем считать тактовым интервалом. Выходные сигналы триггера 2, поступающие на С-вход первого последовательно-параллельного регистра 1, положительным фронтом обеспечивают запись входной информации в первый последовательно-параллельный регистр 1, а отрицательным фронтом - смену информации на D-входе устройства с а_i на а_i+1.The operation of the device is allowed after removing the holding signal at the R-input. At the same time, clock pulses begin to arrive at the C input, which switch the counting trigger 2 on the negative front, forming positive control pulses. The repetition period of control pulses, starting with a positive front, will be considered a clock interval. The output signals of trigger 2, arriving at the C-input of the first serial-parallel register 1, provide a positive edge for recording the input information in the first serial-parallel register 1, and a negative edge for changing the information on the D-input of the device from a _i to a _{i + 1} .

Положительным фронтом второго управляющего импульса после окончания первого тактового интервала на выходе второго последовательно-параллельного регистра 5 устанавливается уровень логической "1", разрешающий прохождение сигналов на выходы QC и QD формирователя кода.The positive edge of the second control pulse after the end of the first clock interval at the output of the second serial-parallel register 5 sets the logical level “1”, allowing the passage of signals to the outputs QC and QD of the code generator.

К моменту срабатывания второго последовательно-параллельного регистра 5 на выходе Q1 первого последовательно-параллельного регистра 1 формируется информационный элемент a₁, на выходах Q3 и Q4, а следовательно, и на выходе логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 - произвольные сигналы. На втором тактовом интервале во время действия положительного управляющего импульса на выход мультиплексора 4 и далее на выход QD проходит информационный элемент a₁, а после окончания импульса - произвольный сигнал, который не будет восприниматься дешифратором.By the moment of operation of the second series-parallel register 5, at the output Q1 of the first series-parallel register 1, an information element a _{1 is formed} , at the outputs Q3 and Q4, and therefore at the output of the logic element EXCLUSIVE OR 3 - arbitrary signals. In the second clock interval, during the operation of the positive control pulse, the information element a ₁ passes to the output of multiplexer 4 and further to the output QD, and after the end of the pulse, an arbitrary signal passes through which the decoder will not perceive.

В начале третьего тактового интервала на выходе Q1 первого последовательно-параллельного регистра 1 устанавливается информационный элемент а₂, а на выходе Q3 - информационный элемент а₀, на выходе Q4, а следовательно, и на выходе элемента "исключающее ИЛИ" 3 - произвольные сигналы. Поэтому в третьем тактовом интервале во время действия положительного управляющего импульса на выход мультиплексора 5 и далее на выход QD проходит информационный элемент а₂, а после окончания импульса - произвольный сигнал, который не будет восприниматься дешифратором.At the beginning of the third clock interval at the output Q1 of the first series-parallel register 1, the information element a _{2 is set} , and at the output Q3 - the information element a ₀ , at the output Q4, and therefore, at the output of the exclusive-OR element 3 - arbitrary signals. Therefore, in the third clock interval during the operation of the positive control pulse, the information element a ₂ passes to the output of the multiplexer 5 and further to the output QD, and after the end of the pulse - an arbitrary signal that will not be perceived by the decoder.

В начале четвертого тактового интервала на выходе Q1 первого регистра 1 устанавливается информационный элемент а₃, на выходе Q3 - информационный элемент а_1, на выходе Q4 - информационный элемент а₀. Следовательно, на выходе элемента "исключающее ИЛИ" 3 формируется проверочный элемент b_0,1. Поэтому в четвертом тактовом интервале во время действия положительного управляющего импульса на выход мультиплексора 4 и далее на выход QD проходит информационный элемент а₃, а после окончания импульса - проверочный элемент b₀,₁.At the beginning of the fourth clock interval, at the output Q1 of the first register 1, the information element a _{3 is set} , at the output Q3 - the information element a _1, at the output Q4 - the information element a ₀ . Therefore, at the output of the exclusive-OR element 3, a check element b _{0.1 is formed} . Therefore, in the fourth clock interval during the action of the positive control pulse, the information element a ₃ passes to the output of the multiplexer 4 and further to the output QD, and after the end of the pulse, the check element b ₀ , ₁ passes.

Далее во время тактовых интервалов с 5 по 8 будут сформированы аналогичным образом следующие элементы: a₄, b_1,2, a₅, b_2,3, a₆, b_3,4, а₀, b_4,5.Further, during the time intervals from 5 to 8, the following elements will be formed in a similar way: a ₄ , b _1,2 , a ₅ , b _2,3 , a ₆ , b _3,4 , and ₀ , b _4,5 .

В начале девятого тактового интервала на выходе Q1 первого регистра устанавливается произвольное состояние, на выходе Q3 - информационный элемент а₆, на выходе Q4 - информационный элемент a₅. Следовательно, на выходе элемента "исключающее ИЛИ" 3 формируется проверочный элемент b_5.6. Поэтому в девятом тактовом интервале во время действия положительного управляющего импульса на выход мультиплексора 4 и далее на выход QD проходит произвольный сигнал, который не будет восприниматься дешифратором, а после окончания импульса - проверочный элемент b_5.6.At the beginning of the ninth clock interval, an arbitrary state is established at the output Q1 of the first register, at the output Q3 - information element a ₆ , at the output Q4 - information element a ₅ . Therefore, at the output of the exclusive-OR element 3, a check element b _{5.6 is formed} . Therefore, in the ninth clock interval, during the operation of the positive control pulse, an arbitrary signal passes to the output of the multiplexer 4 and then to the output QD, which will not be perceived by the decoder, and after the end of the pulse, the test element b _5.6 .

В начале десятого тактового интервала на выходе Q1 первого регистра 1 устанавливается произвольное состояние, на выходе Q3 - информационный элемент а₀, на выходе Q4 - информационный элемент а₆. Следовательно, на выходе элемента "исключающее ИЛИ" 3 формируется проверочный элемент b_6.0. Поэтому в десятом тактовом интервале во время действия положительного управляющего импульса на выход мультиплексора 4 и далее на выход QD проходит произвольный сигнал, который не будет восприниматься дешифратором, а после окончания импульса - проверочный элемент b_6.0. На этом работа формирователя заканчивается. Формируемые на выходе QC тактовые импульсы информационных и проверочных элементов располагаются во второй половине соответствующих временных интервалов.At the beginning of the tenth clock interval at the output Q1 of the first register 1, an arbitrary state is set, at the output Q3 - information element a ₀ , at the output Q4 - information element a ₆ . Therefore, at the output of the exclusive-OR element 3, a verification element b _{6.0 is formed} . Therefore, in the tenth clock interval during the action of the positive control pulse, an arbitrary signal passes to the output of the multiplexer 4 and further to the output QD, which will not be perceived by the decoder, and after the end of the pulse, the test element b _6.0. This completes the work of the shaper. The clock pulses of the information and test elements formed at the QC output are located in the second half of the corresponding time intervals.

Был изготовлен макет заявляемого устройства, который подтвердил его работоспособность.A model of the inventive device was made, which confirmed its operability.

Claims

A code generator containing a first serial-parallel register, the first and second outputs of which are connected respectively to the first and second inputs of the EXCLUSIVE OR element, and the information input is an information input of the code generator, characterized in that a counting trigger, the first and second elements of And are additionally introduced, a multiplexer and a second series-parallel register, the output of which is connected to the first inputs of the first and second elements And, the outputs of which are respectively information and the clock outputs of the code generator, the clock input of the counting trigger is the clock input of the code generator and connected to the second input of the second element AND, the control input of the counting trigger is the control input of the code generator and connected to the reset input of the second serial-parallel register, the data input of which is the permission input E of the code generator, and the clock input is connected to the input of the address selection of the multiplexer, with the output of the counting trigger and the clock input of the first series-parallel the first register, the third output of which is connected to the second input of the multiplexer, the first input of which is connected to the output of the EXCLUSIVE OR element.