JP5383856B2 - Transmitter circuit - Google Patents

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Description

本発明は、シリアル通信等の検証作業において、データのビット位置を特定することが可能な送信回路に関する。   The present invention relates to a transmission circuit capable of specifying a bit position of data in verification work such as serial communication.

従来は、デジタル回路の動作確認やデバッグ等の作業でロジックアナライザ等の測定器や波形を出力した印刷物等を用いる際に、通信の開始位置からのビットを数えることでシリアルデータのビット位置を特定していた。   Conventionally, when using a measurement device such as a logic analyzer or printed matter that outputs a waveform for operations such as checking the operation of a digital circuit or debugging, the bit position of the serial data is specified by counting the bits from the communication start position. Was.

また、下記特許文献１には、クロックを制御する回路の一例として、通信の前後のクロックを停止する一般的な技術が開示されている。   Patent Document 1 below discloses a general technique for stopping a clock before and after communication as an example of a circuit for controlling a clock.

特開平７−２２６６８６号公報JP-A-7-226686

しかしながら、上記従来の方法では、ビットを数える時間や手間がかかること、数え間違いが生じやすいこと等の問題があった。   However, the above-described conventional methods have problems such as that it takes time and labor to count bits, and that counting errors are likely to occur.

また、上記特許文献１に記載の技術は、通信の前後のクロックを停止する一般的な技術であって、シリアル通信において特定のビット位置を認識するための技術ではない。   The technique described in Patent Document 1 is a general technique for stopping clocks before and after communication, and is not a technique for recognizing a specific bit position in serial communication.

本発明は、上記に鑑みてなされたものであって、出力するシリアルデータのビット位置を容易に特定することが可能な送信回路を得ることを目的とする。   The present invention has been made in view of the above, and an object of the present invention is to obtain a transmission circuit capable of easily specifying the bit position of serial data to be output.

上述した課題を解決し、目的を達成するために、本発明にかかる送信回路は、シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路であって、シリアルデータのビット位置を特定するためのパルス信号を、所定の間隔で生成し出力するパルス信号出力手段、を備えることを特徴とする。   In order to solve the above-described problems and achieve the object, a transmission circuit according to the present invention is a transmission circuit that outputs a serial clock and serial data synchronized with the serial clock, and specifies a bit position of the serial data. And a pulse signal output means for generating and outputting a pulse signal at a predetermined interval.

この発明によれば、データ位置を特定するためのブロックパルスを出力する構成としたので、その回数を数えることでシリアルデータのビット位置を容易に特定することが可能になる、という効果を奏する。   According to the present invention, since the block pulse for specifying the data position is output, the bit position of the serial data can be easily specified by counting the number of times.

図１は、送信回路の実施の形態１の構成例を示す図である。FIG. 1 is a diagram illustrating a configuration example of the transmission circuit according to the first embodiment. 図２は、実施の形態１の送信回路の動作を示すタイミングチャートである。FIG. 2 is a timing chart illustrating the operation of the transmission circuit according to the first embodiment. 図３は、実施の形態１の送信回路を用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。FIG. 3 is a diagram illustrating an example of searching for a serial data bit number 100 using the transmission circuit according to the first embodiment. 図４は、送信回路の実施の形態２の構成例を示す図である。FIG. 4 is a diagram illustrating a configuration example of the second embodiment of the transmission circuit. 図５は、実施の形態２の送信回路の動作を示すタイミングチャートである。FIG. 5 is a timing chart illustrating the operation of the transmission circuit according to the second embodiment. 図６は、実施の形態２の送信回路を用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。FIG. 6 is a diagram illustrating an example of searching for the serial data bit number 100 using the transmission circuit according to the second embodiment. 図７は、送信回路の実施の形態３の構成例を示す図である。FIG. 7 is a diagram illustrating a configuration example of the transmission circuit according to the third embodiment. 図８は、実施の形態３の送信回路の動作を示すタイミングチャートである。FIG. 8 is a timing chart illustrating the operation of the transmission circuit according to the third embodiment. 図９は、実施の形態３の送信回路を用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。FIG. 9 is a diagram illustrating an example of searching for the serial data bit number 100 using the transmission circuit according to the third embodiment. 図１０は、送信回路の実施の形態４の構成例を示す図である。FIG. 10 is a diagram illustrating a configuration example of the transmission circuit according to the fourth embodiment. 図１１は、実施の形態４の送信回路の動作を示すタイミングチャートである。FIG. 11 is a timing chart illustrating the operation of the transmission circuit according to the fourth embodiment. 図１２は、実施の形態４の送信回路を用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。FIG. 12 is a diagram illustrating an example of searching for the bit number 100 of serial data using the transmission circuit of the fourth embodiment. 図１３は、送信回路の実施の形態５の構成例を示す図である。FIG. 13 is a diagram illustrating a configuration example of the transmission circuit according to the fifth embodiment. 図１４は、実施の形態５の送信回路の動作を示すタイミングチャートである。FIG. 14 is a timing chart illustrating the operation of the transmission circuit according to the fifth embodiment. 図１５は、実施の形態５の送信回路を用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。FIG. 15 is a diagram illustrating an example of searching for the serial data bit number 100 using the transmission circuit according to the fifth embodiment.

以下に、本発明にかかる送信回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。   Embodiments of a transmission circuit according to the present invention will be described below in detail with reference to the drawings. Note that the present invention is not limited to the embodiments.

実施の形態１．
本実施の形態では、シリアルデータｍビット毎にブロックパルス信号を出力する場合について説明する。以下、一例としてｍ＝３２とする。なお、本実施の形態におけるパラレルシリアル変換方法，ｍの値等は一例であり、他の変換方法や値を用いてもかまわない。 Embodiment 1 FIG.
In the present embodiment, a case where a block pulse signal is output for every m bits of serial data will be described. Hereinafter, as an example, m = 32. Note that the parallel-serial conversion method, the value of m, and the like in this embodiment are merely examples, and other conversion methods and values may be used.

図１は、本発明にかかる送信回路の実施の形態１の構成例を示す図である。図１の送信回路１ａは、パラレルシリアル変換部２と、シリアルデータ計数部３ａと、シリアルクロック生成部６ａとを備えている。   FIG. 1 is a diagram illustrating a configuration example of a transmission circuit according to a first embodiment of the present invention. The transmission circuit 1a of FIG. 1 includes a parallel / serial conversion unit 2, a serial data counting unit 3a, and a serial clock generation unit 6a.

パラレルシリアル変換部２は、データ取り込み信号に基づいてパラレルデータをシフトレジスタ（図示せず）へ取り込む。そして、定期的に「１」となるタイミング信号に基づいてシフトレジスタ内のデータをシフトし、シフトレジスタの最下位ビット（図示のシフトレジスタ［０］に相当）をシリアルデータとして出力する。   The parallel-serial conversion unit 2 captures parallel data into a shift register (not shown) based on the data capture signal. Then, the data in the shift register is shifted based on a timing signal that periodically becomes “1”, and the least significant bit of the shift register (corresponding to the shift register [0] shown) is output as serial data.

シリアルデータ計数部３ａは、タイミングカウンタ（図示せず）を備え、送信開始信号に基づきカウンタ値をリセットし、上記タイミング信号をカウントする。ここでは、ｍ＝３２としているので、カウンタ値は「０」から「３１」までの値を繰り返す。また、シリアルデータ計数部３ａは、上記カウンタ値に基づいて、シリアルデータのビット位置を特定するためのブロックパルスを生成し、出力する。   The serial data counting unit 3a includes a timing counter (not shown), resets the counter value based on the transmission start signal, and counts the timing signal. Here, since m = 32, the counter value repeats values from “0” to “31”. Further, the serial data counting unit 3a generates and outputs a block pulse for specifying the bit position of the serial data based on the counter value.

シリアルクロック生成部６ａは、上記タイミング信号に基づいてシリアルデータに同期したシリアルクロックを生成し、出力する。   The serial clock generator 6a generates and outputs a serial clock synchronized with the serial data based on the timing signal.

つづいて、上記の様に構成された送信回路１ａの動作を、図２を用いて説明する。図２は、送信回路１ａの動作を示すタイミングチャートである。   Next, the operation of the transmission circuit 1a configured as described above will be described with reference to FIG. FIG. 2 is a timing chart showing the operation of the transmission circuit 1a.

まず、シリアルデータ計数部３ａは、送信開始信号が「１」となるタイミングでタイミングカウンタを初期化する。   First, the serial data counting unit 3a initializes the timing counter at the timing when the transmission start signal becomes “1”.

その後、パラレルシリアル変換部２は、データ取り込み信号が「１」となるタイミングで、パラレルデータを自身のシフトレジスタに取り込む。そして、タイミング信号が「１」となる毎にデータをシフトさせ、シフトレジスタの最下位ビットをシリアルデータとして出力する。このとき、シリアルクロック生成部６ａでは、上記タイミング信号が「１」となるタイミングに合わせてシリアルクロックを出力する。   Thereafter, the parallel-serial conversion unit 2 captures the parallel data into its own shift register at the timing when the data capture signal becomes “1”. The data is shifted every time the timing signal becomes “1”, and the least significant bit of the shift register is output as serial data. At this time, the serial clock generation unit 6a outputs a serial clock in accordance with the timing when the timing signal becomes “1”.

また、シリアルデータ計数部３ａは、上記初期化を行った後、上記タイミング信号の「１」を検出する度に、タイミングカウンタをインクリメントする。そして、タイミングカウンタが「ｍ−１（＝３１）」の状態でかつタイミング信号が「１」となるタイミングで「１」となり、タイミングカウンタが「０」の状態でかつタイミング信号が「１」となるタイミングで「０」となる、制御信号を生成する。さらに、シリアルデータ計数部３ａは、この制御信号を１カウント分だけ遅延させたブロックパルスを生成し、出力する。   The serial data counting unit 3a increments the timing counter every time it detects “1” of the timing signal after the initialization. Then, when the timing counter is “m−1 (= 31)” and the timing signal is “1”, the timing counter is “1”, the timing counter is “0” and the timing signal is “1”. A control signal that becomes “0” at the timing is generated. Further, the serial data counting unit 3a generates and outputs a block pulse obtained by delaying the control signal by one count.

上記の動作により、ブロックパルスが「１」となるときのシリアルデータは、ｍ（＝３２）の整数倍となる。したがって、本実施の形態では、ブロックパルスの「１」の数を数えれば、そのときのシリアルデータのビット位置を特定することができる。たとえば、図２のタイミングチャートでは、ブロックパルスが３回目に「１」となった時のシリアルデータのビット位置を、「ｍ（＝３２）ビット×ブロックパルス回数（＝３）＝ビット番号９６（＝９７ビット目）」と特定することができる。   With the above operation, the serial data when the block pulse is “1” is an integral multiple of m (= 32). Therefore, in this embodiment, if the number of “1” in the block pulse is counted, the bit position of the serial data at that time can be specified. For example, in the timing chart of FIG. 2, the bit position of the serial data when the block pulse becomes “1” for the third time is represented by “m (= 32) bits × number of block pulses (= 3) = bit number 96 ( = 97th bit) ”.

図３は、本実施の形態の送信回路１ａを用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。ここでは、３回目のブロックパルスの「１」、すなわち、ビット番号９６を探し、その位置から５つ数えたところがビット番号１００であることが示されている。   FIG. 3 is a diagram illustrating an example of searching for the serial data bit number 100 using the transmission circuit 1a of the present embodiment. Here, “1” of the third block pulse, that is, the bit number 96 is searched for, and the bit number 100 is indicated by counting five from the position.

以上説明したように、本実施の形態によれば、データ位置を特定するためのブロックパルスを出力する構成としたので、その回数を数えることでシリアルデータのビット位置を容易に特定することが可能になる。   As described above, according to the present embodiment, since the block pulse for specifying the data position is output, the bit position of the serial data can be easily specified by counting the number of times. become.

実施の形態２．
実施の形態１では、データ位置を特定するためのブロックパルスを出力することで、シリアルデータのビット位置を特定することとした。本実施の形態では、ブロックパルスを出力する代わりにシリアルクロックを停止させることで、シリアルデータのビット位置を特定する。 Embodiment 2. FIG.
In the first embodiment, the bit position of the serial data is specified by outputting a block pulse for specifying the data position. In this embodiment, the bit position of the serial data is specified by stopping the serial clock instead of outputting the block pulse.

本実施の形態では、シリアルデータｍビット毎にシリアルクロックを停止する場合について説明する。以下、一例としてｍ＝３２とする。なお、本実施の形態におけるパラレルシリアル変換方法，ｍの値，シリアルクロックの停止期間等は一例であり、他の変換方法や値を用いてもかまわない。   In the present embodiment, a case where the serial clock is stopped for every m bits of serial data will be described. Hereinafter, as an example, m = 32. Note that the parallel-serial conversion method, the value of m, the stop period of the serial clock, and the like in this embodiment are examples, and other conversion methods and values may be used.

図４は、本発明にかかる送信回路の実施の形態２の構成例を示す図である。図４の送信回路１ｂは、シリアルデータ計数部３ａの代わりにシリアルデータ計数部３ｂを、シリアルクロック生成部６ａの代わりにシリアルクロック生成部６ｂを備えている。なお、前述の実施の形態１と同様の構成については同一の符号を付してその説明を省略する。   FIG. 4 is a diagram illustrating a configuration example of the transmission circuit according to the second embodiment of the present invention. The transmission circuit 1b of FIG. 4 includes a serial data counting unit 3b instead of the serial data counting unit 3a, and a serial clock generating unit 6b instead of the serial clock generating unit 6a. It should be noted that the same components as those in the first embodiment are denoted by the same reference numerals and description thereof is omitted.

シリアルデータ計数部３ｂは、タイミングカウンタ（図示せず）を備え、送信開始信号に基づきカウンタ値をリセットし、上記タイミング信号をカウントする。ここでは、ｍ＝３２とし、シリアルクロックの停止期間を１ビットとしているので、カウンタ値は「０」から「３２」までの値を繰り返す。また、シリアルデータ計数部３ｂは、上記カウンタ値に基づいて、シリアルクロック生成部６ｂが生成するシリアルクロックを停止させるための制御信号を生成し、シリアルクロック生成部６ｂに出力する。   The serial data counting unit 3b includes a timing counter (not shown), resets the counter value based on the transmission start signal, and counts the timing signal. Here, since m = 32 and the stop period of the serial clock is 1 bit, the counter value repeats values from “0” to “32”. The serial data counting unit 3b generates a control signal for stopping the serial clock generated by the serial clock generation unit 6b based on the counter value, and outputs the control signal to the serial clock generation unit 6b.

シリアルクロック生成部６ｂは、上記タイミング信号に基づいて、シリアルデータに同期したシリアルクロックを生成し、出力する。この際、上記制御信号に基づいてクロックの停止制御を行う。   The serial clock generation unit 6b generates and outputs a serial clock synchronized with the serial data based on the timing signal. At this time, clock stop control is performed based on the control signal.

つづいて、上記の様に構成された送信回路１ｂの動作を、図５を用いて説明する。図５は、送信回路１ｂの動作を示すタイミングチャートである。   Next, the operation of the transmission circuit 1b configured as described above will be described with reference to FIG. FIG. 5 is a timing chart showing the operation of the transmission circuit 1b.

まず、シリアルデータ計数部３ｂは、送信開始信号が「１」となるタイミングでタイミングカウンタを初期化する。   First, the serial data counting unit 3b initializes the timing counter at the timing when the transmission start signal becomes “1”.

その後、パラレルシリアル変換部２は、データ取り込み信号が「１」となるタイミングで、パラレルデータを自身のシフトレジスタに取り込む。そして、タイミング信号が「１」となる毎にデータをシフトさせ、シフトレジスタの最下位ビット（図示のシフトレジスタ［０］に相当）をシリアルデータとして出力する。   Thereafter, the parallel-serial conversion unit 2 captures the parallel data into its own shift register at the timing when the data capture signal becomes “1”. Each time the timing signal becomes “1”, the data is shifted, and the least significant bit (corresponding to the shift register [0] shown in the figure) of the shift register is output as serial data.

また、シリアルデータ計数部３ｂは、上記初期化を行った後、上記タイミング信号の「１」を検出する度にタイミングカウンタをインクリメントする。そして、タイミングカウンタが「３１」の状態でかつタイミング信号が「１」となるタイミングで「１」となり、タイミングカウンタが「３２」の状態でかつタイミング信号が「１」となるタイミングで「０」となる、制御信号を生成する。さらに、シリアルデータ計数部３ｂは、この制御信号をシリアルクロック生成部６ｂに出力する。   Further, the serial data counting unit 3b increments the timing counter each time it detects “1” of the timing signal after performing the initialization. The timing counter is “31” and the timing signal is “1”. The timing counter is “1”. The timing counter is “32” and the timing signal is “1”. A control signal is generated. Further, the serial data counting unit 3b outputs this control signal to the serial clock generating unit 6b.

また、シリアルクロック生成部６ｂは、上記制御信号が「０」のとき、タイミング信号が「１」となるタイミングに合わせてシリアルクロックを出力する。そして、制御信号が「１」のときは、シリアルクロックの出力を停止する。   Further, when the control signal is “0”, the serial clock generator 6 b outputs a serial clock in accordance with the timing when the timing signal becomes “1”. When the control signal is “1”, the output of the serial clock is stopped.

なお、図５の例では、シリアルクロックが停止しているときのシリアルデータはシフトレジスタ［０］であるが、このとき、受信側の回路では、シリアルクロックが停止されているため、この期間のデータを受信することはない。   In the example of FIG. 5, the serial data when the serial clock is stopped is the shift register [0]. At this time, since the serial clock is stopped in the circuit on the receiving side, No data is received.

上記の動作により、シリアルクロックが停止され、その後、制御信号「０」でシリアルクロックが再開されたときのシリアルデータは、ｍ（＝３２）の整数倍となる。したがって、本実施の形態では、シリアルクロックの停止回数を数えれば、そのときのシリアルデータのビット位置を特定することができる。たとえば、図５のタイミングチャートでは、３回にわたってシリアルクロックが停止した後に、シリアルクロックが再開したときのシリアルデータのビット位置を、「ｍ（＝３２）ビット×シリアルクロック停止回数（＝３）＝ビット番号９６」と特定することができる。   With the above operation, the serial clock is stopped, and then the serial data when the serial clock is restarted with the control signal “0” is an integral multiple of m (= 32). Therefore, in this embodiment, if the number of times the serial clock is stopped is counted, the bit position of the serial data at that time can be specified. For example, in the timing chart of FIG. 5, after the serial clock is stopped three times, the bit position of the serial data when the serial clock is restarted is “m (= 32) bits × serial clock stop count (= 3) = Bit number 96 "can be specified.

図６は、本実施の形態の送信回路１ｂを用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。ここでは、３回目にシリアルクロックが停止する箇所、すなわち、ビット番号９６を探し、その位置から５つ数えたところがビット番号１００であることが示されている。   FIG. 6 is a diagram illustrating an example of searching for the serial data bit number 100 using the transmission circuit 1b of the present embodiment. Here, it is shown that the bit number 100 is found at the third stop of the serial clock, that is, the bit number 96 is searched for and counted five from the position.

以上説明したように、本実施の形態によれば、データ位置を特定するためにシリアルクロックを停止する構成としたので、その停止回数を数えることでシリアルデータのビット位置を容易に特定することが可能になる。   As described above, according to the present embodiment, since the serial clock is stopped to specify the data position, the bit position of the serial data can be easily specified by counting the number of stops. It becomes possible.

なお、本実施の形態では、一例として、タイミングカウンタが「３１」の状態でかつタイミング信号が「１」となるタイミングで「１」となり、タイミングカウンタが「３２」の状態でかつタイミング信号が「１」となるタイミングで「０」となる、制御信号を生成したが、これに限らず、カウンタ値を変えてシリアルクロックの停止期間を調整することにより、任意の停止期間が設定可能となる。   In the present embodiment, as an example, the timing counter is “31” and the timing signal is “1”, the timing counter is “1”, the timing counter is “32”, and the timing signal is “ Although the control signal that becomes “0” at the timing of “1” is generated, the present invention is not limited to this, and any stop period can be set by adjusting the stop period of the serial clock by changing the counter value.

実施の形態３．
実施の形態２では、シリアルクロックを一定期間停止させることで、シリアルデータのビット位置を特定することとした。本実施の形態では、シリアルデータにブロック番号を埋め込むとともに、これを認識させるための信号を出力することで、シリアルデータのビット位置を特定する。 Embodiment 3 FIG.
In the second embodiment, the bit position of the serial data is specified by stopping the serial clock for a certain period. In this embodiment, the block number is embedded in the serial data, and a signal for recognizing this is output, thereby specifying the bit position of the serial data.

本実施の形態では、シリアルデータｍビット毎にｎビットのブロック番号を埋め込み、さらに、ブロックイネーブルを出力する場合について説明する。以下、一例としてｍ＝３２，ｎ＝４とする。なお、本実施の形態におけるパラレルシリアル変換方法，ｍやｎの値，ブロック番号の初回の値等は一例であり、他の変換方法や値を用いてもかまわない。   In the present embodiment, a case will be described in which an n-bit block number is embedded for each m bits of serial data and a block enable is output. Hereinafter, as an example, m = 32 and n = 4. Note that the parallel-serial conversion method, the values of m and n, the initial value of the block number, and the like in this embodiment are examples, and other conversion methods and values may be used.

図７は、本発明にかかる送信回路の実施の形態３の構成例を示す図である。図７の送信回路１ｃは、実施の形態１のシリアルデータ計数部３ａの代わりにシリアルデータ計数部３ｃを備え、さらに、実施の形態１の構成に加えて、シリアルデータ切替え部４ｃと、ブロック番号生成部５ｃとを備えている。なお、前述の実施の形態１および２と同様の構成については同一の符号を付してその説明を省略する。   FIG. 7 is a diagram illustrating a configuration example of the transmission circuit according to the third embodiment of the present invention. 7 includes a serial data counting unit 3c instead of the serial data counting unit 3a of the first embodiment, and further includes a serial data switching unit 4c and a block number in addition to the configuration of the first embodiment. And a generating unit 5c. In addition, the same code | symbol is attached | subjected about the structure similar to above-mentioned Embodiment 1 and 2, and the description is abbreviate | omitted.

シリアルデータ計数部３ｃは、タイミングカウンタ（図示せず）を備え、送信開始信号に基づきカウンタ値をリセットし、上記タイミング信号をカウントする。ここでは、ｍ＝３２，ｎ＝４としているので、カウンタ値は「０」から「３５」までの値を繰り返す。また、シリアルデータ計数部３ｃは、上記カウンタ値に基づいて制御信号を生成し、この制御信号をブロック番号生成部５ｃに出力する。そして、この制御信号をタイミング信号で１カウント分だけ遅延させたブロックイネーブルを生成し、出力する。   The serial data counting unit 3c includes a timing counter (not shown), resets the counter value based on the transmission start signal, and counts the timing signal. Here, since m = 32 and n = 4, the counter value repeats values from “0” to “35”. The serial data counting unit 3c generates a control signal based on the counter value and outputs this control signal to the block number generating unit 5c. Then, a block enable obtained by delaying the control signal by one count with the timing signal is generated and output.

ブロック番号生成部５ｃは、シリアルデータのビット位置を特定するための４ビットのブロック番号を生成する。具体的には、送信開始信号に基づきブロック番号をリセットし、タイミング信号およびシリアルデータ計数部３ｃから受信する制御信号に基づき、生成したブロック番号を出力する。   The block number generation unit 5c generates a 4-bit block number for specifying the bit position of serial data. Specifically, the block number is reset based on the transmission start signal, and the generated block number is output based on the timing signal and the control signal received from the serial data counting unit 3c.

シリアルデータ切替え部４ｃは、シリアルデータ計数部３ｃから受信するブロックイネーブルに基づき、パラレルシリアル変換部２から送信されるシフトレジスタの最下位ビット：シフトレジスタ［０］、またはブロック番号生成部５ｃから送信されるブロック番号の最下位ビット：ブロック番号［０］を、シリアルデータとして出力する。   The serial data switching unit 4c, based on the block enable received from the serial data counting unit 3c, transmits the least significant bit of the shift register transmitted from the parallel-serial conversion unit 2: shift register [0], or transmitted from the block number generation unit 5c. The least significant bit of the block number to be output: The block number [0] is output as serial data.

つづいて、上記の様に構成された送信回路１ｃの動作を、図８を用いて説明する。図８は、送信回路１ｃの動作を示すタイミングチャートである。   Next, the operation of the transmission circuit 1c configured as described above will be described with reference to FIG. FIG. 8 is a timing chart showing the operation of the transmission circuit 1c.

まず、シリアルデータ計数部３ｃは、送信開始信号が「１」となるタイミングでタイミングカウンタを初期化する。また、ブロック番号生成部５ｃは、送信開始信号が「１」となるタイミングで、ブロック番号［３：０］に「０（＝００００）」をセットする。   First, the serial data counting unit 3c initializes the timing counter at the timing when the transmission start signal becomes “1”. Further, the block number generation unit 5c sets “0 (= 0000)” to the block number [3: 0] at the timing when the transmission start signal becomes “1”.

その後、パラレルシリアル変換部２は、データ取り込み信号が「１」となるタイミングで、パラレルデータを自身のシフトレジスタに取り込む。そして、タイミング信号が「１」となる毎にデータをシフトさせ、シフトレジスタの最下位ビット（図示のシフトレジスタ［０］に相当）をシリアルデータ切替え部４ｃに出力する。このとき、シリアルクロック生成部６ａは、タイミング信号が「１」となるタイミングに合わせてシリアルクロックを出力する。   Thereafter, the parallel-serial conversion unit 2 captures the parallel data into its own shift register at the timing when the data capture signal becomes “1”. Then, every time the timing signal becomes “1”, the data is shifted, and the least significant bit (corresponding to the shift register [0] shown) of the shift register is output to the serial data switching unit 4c. At this time, the serial clock generator 6a outputs the serial clock in accordance with the timing when the timing signal becomes “1”.

また、シリアルデータ計数部３ｃは、上記初期化を行った後、上記タイミング信号の「１」を検出する度に、タイミングカウンタをインクリメントする。そして、タイミングカウンタが「３１」でタイミング信号が「１」となるタイミングで「１」となり、タイミングカウンタが「３５」でタイミング信号が「１」となるタイミングで「０」となる、制御信号を生成し、ブロック番号生成部５ｃに出力する。また、シリアルデータ計数部３ｃは、この制御信号をタイミング信号で１カウント分だけ遅延させたブロックイネーブルを生成し出力する。   The serial data counting unit 3c increments the timing counter each time it detects “1” of the timing signal after the initialization. The control signal is “1” when the timing counter is “31” and the timing signal is “1”, and is “0” when the timing counter is “35” and the timing signal is “1”. Generate and output to the block number generation unit 5c. The serial data counting unit 3c generates and outputs a block enable obtained by delaying the control signal by one count with the timing signal.

そして、上記制御信号が「１」のとき、ブロック番号生成部５ｃは、タイミングカウンタが「３２」のときのタイミング信号が「１」となるタイミングでブロック番号[３：０]の最下位ビット（図示のＢ２［０］に相当）をブロック番号［０］の１ビット目として出力する。また、タイミングカウンタが「３２」〜「３４」の間のタイミング信号が「１」となるタイミングでブロック番号［３：０］をシフトし、さらに、タイミングカウンタが「３３」〜「３５」の間のタイミング信号が「１」となるタイミングで順次最下位ビット（図示のＢ２［１］，Ｂ２［２］，Ｂ２［３］に相当）をシリアルデータ切替え部４ｃに出力する。また、制御信号が「１」でかつタイミングカウンタが「３５」のときには、タイミング信号が「１」となるタイミングでブロック番号［３：０］をインクリメントする。   When the control signal is “1”, the block number generation unit 5c is the least significant bit (3: 0) of the block number [3: 0] at the timing when the timing signal is “1” when the timing counter is “32”. (Corresponding to B2 [0] in the figure) is output as the first bit of the block number [0]. Also, the block number [3: 0] is shifted at the timing when the timing signal between “32” and “34” becomes “1”, and the timing counter is between “33” and “35”. The least significant bits (corresponding to B2 [1], B2 [2], B2 [3] shown) are sequentially output to the serial data switching unit 4c at the timing when the timing signal becomes “1”. When the control signal is “1” and the timing counter is “35”, the block number [3: 0] is incremented at the timing when the timing signal becomes “1”.

上記各部の動作により、シリアルデータ切替え部４ｃでは、ブロックイネーブル「０」を検出している間は、パラレルシリアル変換部２から送信されるシフトレジスタ［０］を出力し、一方で、ブロックイネーブル「１」を検出している間は、ブロック番号生成部５ｃから送信されるブロック番号［０］を出力する。   As a result of the above operations, the serial data switching unit 4c outputs the shift register [0] transmitted from the parallel-serial conversion unit 2 while detecting the block enable “0”, while the block enable “0” is output. While “1” is detected, the block number [0] transmitted from the block number generator 5c is output.

上記の動作により、シリアルデータには４ビットのブロック番号が埋め込まれることになる。したがって、本実施の形態では、ブロックイネーブルが「１」である間のブロック番号を読み取れば、シリアルデータのブロック位置が特定できる。たとえば、図８のタイミングチャートでは、ブロックイネーブルが「１」のときのシリアルデータは、「００１０」＝「２」であるため、このブロック番号の次のビットを、「ｍ（＝３２）ビット×［ブロック番号（＝２）＋１］＝ビット番号９６」、と特定することができる。   With the above operation, a 4-bit block number is embedded in the serial data. Therefore, in the present embodiment, the block position of the serial data can be specified by reading the block number while the block enable is “1”. For example, in the timing chart of FIG. 8, since the serial data when the block enable is “1” is “0010” = “2”, the next bit of this block number is “m (= 32) bits × [Block number (= 2) +1] = bit number 96 ”can be specified.

図９は、本実施の形態の送信回路１ｃを用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。ここでは、ブロックイネーブルが「１」のときにシリアルデータが「００１０」＝「２」となる箇所の次のビット、すなわち、ビット番号９６を探し、その位置から５つ数えたところがビット番号１００であることが示されている。   FIG. 9 is a diagram illustrating an example of searching for the bit number 100 of serial data using the transmission circuit 1c of the present embodiment. Here, when the block enable is “1”, the next bit of the portion where the serial data is “0010” = “2”, that is, the bit number 96 is searched, and five bits from the position are the bit number 100. It is shown that there is.

以上説明したように、本実施の形態によれば、送信するシリアルデータｍビット毎にビット位置を特定するためのｎビットのブロック番号を挿入する構成としたので、ブロックイネーブルが「１」のときのブロック番号を読み取ることにより、シリアルデータのビット位置を容易に特定することが可能となる。   As described above, according to the present embodiment, since an n-bit block number for specifying a bit position is inserted for each m bits of serial data to be transmitted, the block enable is “1”. By reading this block number, the bit position of the serial data can be easily specified.

実施の形態４．
実施の形態３では、ブロック番号をシリアルデータに埋め込むことで、シリアルデータのビット位置を特定することとした。本実施の形態では、シリアルデータｍビット毎に位置を特定するブロックデータ（ブロック番号）を別の信号線から出力し、これを読み取らせることで、シリアルデータのビット位置を特定する。 Embodiment 4 FIG.
In the third embodiment, the bit position of the serial data is specified by embedding the block number in the serial data. In the present embodiment, block data (block number) for specifying a position for every m bits of serial data is output from another signal line, and this is read to specify the bit position of serial data.

本実施の形態では、シリアルデータｍビット毎にｎビットのブロック番号を出力する場合について説明する。以下、一例としてｍ＝３２，ｎ＝４とする。本実施の形態におけるパラレルシリアル変換方法，ｍやｎの値，ブロック番号の初回の値等は一例であり、他の変換方法や値を用いてもかまわない。   In this embodiment, a case where an n-bit block number is output for every m bits of serial data will be described. Hereinafter, as an example, m = 32 and n = 4. The parallel-serial conversion method, the values of m and n, the initial value of the block number, etc. in this embodiment are examples, and other conversion methods and values may be used.

図１０は、本発明にかかる送信回路の実施の形態４の構成例を示す図である。図１０の送信回路１ｄは、実施の形態３のシリアルデータ計数部３ｃおよびブロック番号生成部５ｃの代わりにシリアルデータ計数部３ｄおよびブロック番号生成部５ｄを備え、一方で、シリアルデータ切替え部４ｃに該当する手段を備えていない。なお、前述の実施の形態１〜３と同様の構成については同一の符号を付してその説明を省略する。   FIG. 10 is a diagram illustrating a configuration example of the transmission circuit according to the fourth embodiment of the present invention. The transmission circuit 1d of FIG. 10 includes a serial data counting unit 3d and a block number generating unit 5d instead of the serial data counting unit 3c and the block number generating unit 5c of the third embodiment, while the serial data switching unit 4c includes There is no corresponding means. In addition, about the structure similar to the above-mentioned Embodiment 1-3, the same code | symbol is attached | subjected and the description is abbreviate | omitted.

シリアルデータ計数部３ｄは、タイミングカウンタ（図示せず）を備え、送信開始信号に基づきカウンタ値をリセットし、上記タイミング信号をカウントする。ここでは、ｍ＝３２としているので、カウンタ値は「０」から「３１」までの値を繰り返す。また、シリアルデータ計数部３ｄは、上記カウンタ値に基づいてブロック番号出力のための制御信号を生成し、この制御信号をブロック番号生成部５ｄに出力する。   The serial data counting unit 3d includes a timing counter (not shown), resets the counter value based on the transmission start signal, and counts the timing signal. Here, since m = 32, the counter value repeats values from “0” to “31”. The serial data counting unit 3d generates a control signal for outputting a block number based on the counter value, and outputs this control signal to the block number generating unit 5d.

ブロック番号生成部５ｄは、シリアルデータのビット位置を特定するための４ビットのブロック番号を生成する。詳細には、送信開始信号に基づきブロック番号をリセットし、タイミング信号およびシリアルデータ計数部３ｄから受信する制御信号に基づき、生成したブロック番号をブロックデータの２〜５ビット目として出力する。また、ブロック番号生成部５ｄは、ブロックデータ出力開始を示す開始ビットをブロックデータの１ビット目として出力する。   The block number generation unit 5d generates a 4-bit block number for specifying the bit position of serial data. Specifically, the block number is reset based on the transmission start signal, and the generated block number is output as the second to fifth bits of the block data based on the timing signal and the control signal received from the serial data counting unit 3d. The block number generation unit 5d outputs a start bit indicating the start of block data output as the first bit of the block data.

つづいて、上記の様に構成された送信回路１ｄの動作を、図１１を用いて説明する。図１１は、送信回路１ｄの動作を示すタイミングチャートである。   Next, the operation of the transmission circuit 1d configured as described above will be described with reference to FIG. FIG. 11 is a timing chart showing the operation of the transmission circuit 1d.

まず、シリアルデータ計数部３ｄは、送信開始信号が「１」となるタイミングでタイミングカウンタを初期化する。また、ブロック番号生成部５ｄは、送信開始信号が「１」となるタイミングでブロック番号[３：０]に「０（＝００００）」をセットする。   First, the serial data counting unit 3d initializes the timing counter at the timing when the transmission start signal becomes “1”. The block number generation unit 5d sets “0 (= 0000)” to the block number [3: 0] at the timing when the transmission start signal becomes “1”.

その後、パラレルシリアル変換部２は、データ取り込み信号が「１」となるタイミングで、パラレルデータを自身のシフトレジスタに取り込む。そして、タイミング信号が「１」となる毎にデータをシフトさせ、シフトレジスタの最下位ビット（図示のシフトレジスタ［０］に相当）をシリアルデータとして出力する。このとき、シリアルクロック生成部６ａは、上記タイミング信号が「１」となるタイミングに合わせてシリアルクロックを出力する。   Thereafter, the parallel-serial conversion unit 2 captures the parallel data into its own shift register at the timing when the data capture signal becomes “1”. Each time the timing signal becomes “1”, the data is shifted, and the least significant bit (corresponding to the shift register [0] shown in the figure) of the shift register is output as serial data. At this time, the serial clock generator 6a outputs the serial clock in accordance with the timing when the timing signal becomes “1”.

また、シリアルデータ計数部３ｄは、上記初期化を行った後、上記タイミング信号の「１」を検出する度に、タイミングカウンタをインクリメントする。そして、タイミングカウンタが「３１」の状態でかつタイミング信号が「１」となるタイミングで「１」となり、タイミングカウンタが「４」の状態でかつタイミング信号が「１」となるタイミングで「０」となる、制御信号を生成し、ブロック番号生成部５ｄに出力する。   The serial data counting unit 3d increments the timing counter every time it detects “1” of the timing signal after the initialization. Then, “1” is obtained when the timing counter is “31” and the timing signal is “1”, and “0” is obtained when the timing counter is “4” and the timing signal is “1”. A control signal is generated and output to the block number generation unit 5d.

ブロック番号生成部５ｄは、上記制御信号「１」を検出すると、タイミングカウンタが「０」のときのタイミング信号が「１」となるタイミングで、まず、ブロックデータ出力開始を示す開始ビット「１」をブロックデータの１ビット目として出力する。その後、ブロック番号生成部５ｄは、タイミングカウンタが「１」のときのタイミング信号が「１」となるタイミングで、ブロック番号[３：０]の最下位ビットをブロックデータの２ビット目として出力する（図示のＢ２［０］に相当）。また、タイミングカウンタが「１」〜「３」の間のタイミング信号が「１」となるタイミングでブロック番号[３：０]をシフトし、さらに、タイミングカウンタが「２」〜「４」の間のタイミング信号が「１」となるタイミングで順次最下位ビットをブロックデータの３〜５ビット目として出力する（図示のＢ２［１］→Ｂ２［２］→Ｂ２［３］に相当）。また、制御信号が「１」でかつタイミングカウンタが「４」のときには、タイミング信号が「１」となるタイミングでブロック番号［３：０］をインクリメントする。   When the block number generation unit 5d detects the control signal “1”, at the timing when the timing signal when the timing counter is “0” becomes “1”, first, the start bit “1” indicating the start of block data output Is output as the first bit of the block data. Thereafter, the block number generation unit 5d outputs the least significant bit of the block number [3: 0] as the second bit of the block data at the timing when the timing signal when the timing counter is “1” becomes “1”. (Equivalent to B2 [0] in the figure). Also, the block number [3: 0] is shifted at the timing when the timing signal between “1” and “3” becomes “1”, and the timing counter is between “2” and “4”. Are sequentially output as the third to fifth bits of the block data (corresponding to B2 [1] → B2 [2] → B2 [3] in the figure). When the control signal is “1” and the timing counter is “4”, the block number [3: 0] is incremented at the timing when the timing signal becomes “1”.

上記の動作により、継続して「０」であったブロックデータの値が「１」となった後の４ビットを読み取ることで、シリアルデータのビット位置を特定することができる。たとえば、図１１のタイミングチャートでは、ブロックデータとしてブロック番号開始ビットが出力された後の４ビットは、「００１０」＝「２」であるため、ブロック番号開始ビットが「１」のときのシリアルデータのビットを、「ｍ（＝３２）ビット×［ブロック番号（＝２）＋１］＝ビット番号９６」、と特定することができる。   By the above operation, the bit position of the serial data can be specified by reading the 4 bits after the value of the block data that has been “0” continuously becomes “1”. For example, in the timing chart of FIG. 11, 4 bits after the block number start bit is output as the block data are “0010” = “2”, and therefore the serial data when the block number start bit is “1”. Can be specified as “m (= 32) bits × [block number (= 2) +1] = bit number 96”.

図１２は、本実施の形態の送信回路１ｄを用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。ここでは、ブロックデータが「０」から「１」になったブロック番号開始ビットを探し、さらに、ブロック番号開始ビットの後のブロック番号が「２」＝「００１０」である箇所を探す。すなわち、ビット番号９６（ブロック番号が「２」のときのブロック番号開始ビット「１」）を探し、その位置から５つ数えたところがビット番号１００であることが示されている。   FIG. 12 is a diagram illustrating an example of searching for the serial data bit number 100 using the transmission circuit 1d of the present embodiment. Here, the block number start bit whose block data is changed from “0” to “1” is searched, and further, the block number after the block number start bit is searched for “2” = “0010”. That is, it is shown that the bit number 96 (the block number start bit “1” when the block number is “2”) is searched, and the bit number 100 is obtained by counting five from the position.

以上説明したように、本実施の形態によれば、送信するシリアルデータｍビット毎に位置を特定するブロックデータを別の信号線から出力する構成としたので、このブロックデータからブロック番号を読み取ることによりシリアルデータのビット位置を容易に特定することが可能になる。   As described above, according to the present embodiment, the block data specifying the position for each m bits of serial data to be transmitted is output from another signal line, so the block number is read from this block data. Thus, the bit position of serial data can be easily specified.

実施の形態５．
実施の形態３では、シリアルデータにブロック番号を埋め込み、ブロックイネーブルに合わせてこの番号を読み取ることで、シリアルデータのビット位置を特定することとした。本実施の形態では、ブロックイネーブルを出力する代わりにシリアルクロックを停止させることで、シリアルデータのビット位置を特定する。 Embodiment 5 FIG.
In the third embodiment, the serial data bit position is specified by embedding the block number in the serial data and reading this number in accordance with the block enable. In the present embodiment, the bit position of the serial data is specified by stopping the serial clock instead of outputting the block enable.

本実施の形態では、シリアルデータｍビット毎にシリアルクロックを停止し、かつｎビットのブロック番号を出力する場合について説明する。以下、ｍ＝３２，ｎ＝４とする。なお、本実施の形態におけるパラレルシリアル変換方法，ｍやｎの値，ブロック番号の初回の値，シリアルクロックの停止期間等は一例であり、他の変換方法や値を用いてもかまわない。   In the present embodiment, a case will be described in which the serial clock is stopped for every m bits of serial data and an n-bit block number is output. Hereinafter, it is assumed that m = 32 and n = 4. Note that the parallel-serial conversion method, the values of m and n, the initial value of the block number, the stop period of the serial clock, and the like in this embodiment are merely examples, and other conversion methods and values may be used.

図１３は、本発明にかかる送信回路の実施の形態５の構成例を示す図である。図１３の送信回路１ｅは、実施の形態３の送信回路１ｃと比べると、シリアルクロック生成部６ａの代わりに、ブロックイネーブルによりクロック停止制御を行うシリアルクロック生成部６ｅを備え、ブロックイネーブルを外部に出力していない。なお、前述の実施の形態１〜４と同様の構成については同一の符号を付してその説明を省略する。   FIG. 13 is a diagram illustrating a configuration example of the transmission circuit according to the fifth embodiment of the present invention. Compared to the transmission circuit 1c of the third embodiment, the transmission circuit 1e of FIG. 13 includes a serial clock generation unit 6e that performs clock stop control by block enable instead of the serial clock generation unit 6a, and externally enables the block enable. Not output. In addition, about the structure similar to the above-mentioned Embodiment 1-4, the same code | symbol is attached | subjected and the description is abbreviate | omitted.

シリアルクロック生成部６ｅは、タイミング信号に基づいてシリアルクロックを生成し、さらに、ブロックイネーブルに基づいて、生成したシリアルクロックの出力および停止を制御する。   The serial clock generation unit 6e generates a serial clock based on the timing signal, and further controls output and stop of the generated serial clock based on the block enable.

つづいて、上記の様に構成された送信回路１ｅの動作を、図１４を用いて説明する。図１４は、送信回路１ｅの動作を示すタイミングチャートである。ここでは、前述した実施の形態３と異なる動作について説明する。   Next, the operation of the transmission circuit 1e configured as described above will be described with reference to FIG. FIG. 14 is a timing chart showing the operation of the transmission circuit 1e. Here, operations different from those of the third embodiment will be described.

本実施の形態のシリアルデータ計数部３ｃは、実施の形態３と同様の処理でブロックイネーブルを生成し、このブロックイネーブルを、シリアルデータ切替え部４ｃに加えて、さらにシリアルクロック生成部６ｅに対して出力する。   The serial data counting unit 3c of the present embodiment generates a block enable by the same processing as that of the third embodiment, and adds this block enable to the serial data switching unit 4c and further to the serial clock generation unit 6e. Output.

これにより、シリアルクロック生成部６ｅでは、上記ブロックイネーブルが「０」のときは、タイミング信号が「１」となるタイミングに合わせてシリアルクロックを出力し、一方で、ブロックイネーブルが「１」のときは、シリアルクロックの出力を停止する。   As a result, when the block enable is “0”, the serial clock generation unit 6e outputs a serial clock at the timing when the timing signal becomes “1”, while when the block enable is “1”. Stops the output of the serial clock.

なお、図１４の例では、シリアルクロックが停止しているときのシリアルデータはブロック番号［０］であるが、このとき、受信側の回路では、シリアルクロックが停止されているため、この期間のデータを受信することはない。   In the example of FIG. 14, the serial data when the serial clock is stopped is the block number [0]. At this time, since the serial clock is stopped in the circuit on the receiving side, No data is received.

上記の動作により、シリアルクロックはシリアルデータ３２ビット毎に停止し、停止期間中のシリアルデータには４ビットのブロック番号が埋め込まれている。したがって、本実施の形態では、シリアルクロックの停止期間のブロック番号を読み取れば、そのときのシリアルデータのビット位置を特定することができる。たとえば、図１４のタイミングチャートでは、３回目にシリアルクロックが停止したときのシリアルデータ（ブロック番号）が「００１０（＝２）」であるため、シリアルクロックが再開されたときの最初のビット位置を、「ｍ（＝３２）ビット×［ブロック番号（＝２）＋１］＝ビット番号９６」、と特定することができる。   With the above operation, the serial clock stops every 32 bits of serial data, and a 4-bit block number is embedded in the serial data during the stop period. Therefore, in this embodiment, if the block number of the serial clock stop period is read, the bit position of the serial data at that time can be specified. For example, in the timing chart of FIG. 14, since the serial data (block number) when the serial clock is stopped for the third time is “0010 (= 2)”, the first bit position when the serial clock is restarted is , “M (= 32) bits × [block number (= 2) +1] = bit number 96”.

図１５は、本実施の形態の送信回路１ｅを用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。ここでは、シリアルクロックが停止しているときのシリアルデータが「２」＝「００１０」である箇所の次のビットを探し、すなわち、ビット番号９６を探し、その位置から５つ数えたところがビット番号１００であることが示されている。   FIG. 15 is a diagram illustrating an example of searching for the serial data bit number 100 using the transmission circuit 1e according to the present embodiment. Here, the next bit of the place where the serial data is “2” = “0010” when the serial clock is stopped is searched for, that is, the bit number 96 is searched, and the bit number is obtained by counting five from the position. 100.

以上説明したように、本実施の形態によれば、送信するシリアルデータｍビット毎に位置を特定するｎビットのブロック番号を挿入し、その挿入期間についてはシリアルクロックを停止する構成としたので、シリアルクロックが停止している間のシリアルデータからブロック番号を読み取ることによりシリアルデータのビット位置を容易に特定することが可能になる。   As described above, according to the present embodiment, an n-bit block number for specifying a position is inserted for each m bits of serial data to be transmitted, and the serial clock is stopped for the insertion period. By reading the block number from the serial data while the serial clock is stopped, the bit position of the serial data can be easily specified.

以上のように、本発明にかかる送信回路は、シリアル通信等の検証作業に有用であり、特に、シリアルデータのビット位置を特定する場合に適している。   As described above, the transmission circuit according to the present invention is useful for verification work such as serial communication, and is particularly suitable for specifying the bit position of serial data.

１ａ，１ｂ，１ｃ，１ｄ，１ｅ 送信回路
２ パラレルシリアル変換部
３ａ，３ｂ，３ｃ，３ｄ シリアルデータ計数部
４ｃ シリアルデータ切替え部
５ｃ，５ｄ ブロック番号生成部
６ａ，６ｂ，６ｅ シリアルクロック生成部 1a, 1b, 1c, 1d, 1e Transmission circuit 2 Parallel-serial conversion unit 3a, 3b, 3c, 3d Serial data counting unit 4c Serial data switching unit 5c, 5d Block number generation unit 6a, 6b, 6e Serial clock generation unit

Claims (3)

シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路であって、
送信単位である所定ビットのシリアルデータの送信順を認識させるためのブロック番号を生成するブロック番号生成手段と、
前記所定ビットのシリアルデータの出力と前記ブロック番号の出力とを切り替えるためのイネーブル信号を生成するイネーブル信号出力手段と、
前記イネーブル信号に基づいて、前記所定ビットのシリアルデータと前記ブロック番号とを切り替えて出力する切替え手段と、
を備え、
前記イネーブル信号出力手段は、生成したイネーブル信号をさらに送信回路の外部へ出力することを特徴とする送信回路。 A transmission circuit that outputs a serial clock and serial data synchronized with the serial clock,
Block number generating means for generating a block number for recognizing the transmission order of serial data of a predetermined bit as a transmission unit;
An enable signal output unit that forms the raw an enable signal for switching the output of said predetermined bit to the output of the serial data and the block number,
Switching means for switching and outputting the serial data of the predetermined bit and the block number based on the enable signal;
Equipped with a,
The enable signal output means, transmission circuit, characterized that you output to the outside of the product was further transmission circuit an enable signal. シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路であって、
送信単位である所定ビットのシリアルデータの送信順を認識させるためのブロック番号を生成し、前記所定ビットのシリアルデータを送信する度に、ブロック番号の出力開始を示す開始ビットと送信したシリアルデータに対応するブロック番号とをブロックデータとして出力するブロックデータ出力手段、
を備えることを特徴とする送信回路。 A transmission circuit that outputs a serial clock and serial data synchronized with the serial clock,
A block number for recognizing the transmission order of serial data of a predetermined bit as a transmission unit is generated, and each time the serial data of the predetermined bit is transmitted, a start bit indicating the output start of the block number and the transmitted serial data Block data output means for outputting the corresponding block number as block data;
A transmission circuit comprising: シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路であって、
送信単位である所定ビットのシリアルデータの送信順を認識させるためのブロック番号を生成するブロック番号生成手段と、
前記所定ビットのシリアルデータの出力と前記ブロック番号の出力とを切り替えるためのイネーブル信号を生成するイネーブル信号生成手段と、
前記イネーブル信号に基づいて、前記所定ビットのシリアルデータと前記ブロック番号とを切り替えて出力する切替え手段と、
を備え、
前記イネーブル信号に基づいて、前記ブロック番号出力時のシリアルクロックを停止することを特徴とする送信回路。 A transmission circuit that outputs a serial clock and serial data synchronized with the serial clock,
Block number generating means for generating a block number for recognizing the transmission order of serial data of a predetermined bit as a transmission unit;
Enable signal generating means for generating an enable signal for switching between the output of the serial data of the predetermined bit and the output of the block number;
Switching means for switching and outputting the serial data of the predetermined bit and the block number based on the enable signal;
With
A transmission circuit that stops a serial clock when the block number is output based on the enable signal.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61280138A (en) * 1985-06-05 1986-12-10 Nippon Telegr & Teleph Corp <Ntt> Block synchronization correction system of blocked data
JPH0671249B2 (en) * 1987-03-27 1994-09-07 沖電気工業株式会社 Information transmission method
JP2884567B2 (en) * 1988-03-09 1999-04-19 キヤノン株式会社 Digital information transmission method
JPH06119284A (en) * 1992-08-17 1994-04-28 Matsushita Electric Ind Co Ltd Data transfer device and multiprocessor system
JP2000285069A (en) * 1999-03-31 2000-10-13 Copyer Co Ltd Synchronous serial communication method and system
JP4427991B2 (en) * 2003-07-29 2010-03-10 日本電気株式会社 Clock synchronous serial data transfer method

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