RU2431919C1

RU2431919C1 - Correlation receiver of noise-like signals

Info

Publication number: RU2431919C1
Application number: RU2010138226/09A
Authority: RU
Inventors: Валерий Николаевич Бондаренко (RU); Валерий Николаевич Бондаренко; Владимир Иванович Кокорин (RU); Владимир Иванович Кокорин; Александр Геннадьевич Клевлин (RU); Александр Геннадьевич Клевлин; Тимур Валериевич Краснов (RU); Тимур Валериевич Краснов
Priority date: 2010-09-15
Filing date: 2010-09-15
Publication date: 2011-10-20

Abstract

FIELD: radio engineering.

SUBSTANCE: device includes phase synchronisation unit including phase discriminator containing seven multipliers, subtractor, adder, two integrators and decider, tunable carrying-frequency generator, loop filter, code synchronisation unit which includes time discriminator, loop filter, controlled clock generator, reference signal shaper, controlled phase shifter, code generator, decoder, synthesiser of quadrature signals and disambiguation unit that includes four multipliers, four subtractors, two integrators, two low-pass filters and command unit.

EFFECT: improving accuracy of code synchronisation of correlation receiver of noise-like signals with minimum frequency manipulation.

2 dwg

Description

Изобретение относится к области радиотехники и может использоваться в широкополосных системах радиосвязи и радионавигации с шумоподобными сигналами с минимальной частотной манипуляцией и дополнительной ВОС-модуляцией (Binary Offset Carrier).The invention relates to the field of radio engineering and can be used in broadband radio communication and radio navigation systems with noise-like signals with minimal frequency manipulation and additional BOC modulation (Binary Offset Carrier).

Известно устройство для приема шумоподобных сигналов, содержащее блок линейной части, согласованный фильтр, сумматор, линию задержки, детектор, ключ, опорный генератор, решающее устройство, синхронизатор и схему выделения [патент RU 2385542 C2, МПК H04L 27/14, 2006.01]. Недостатком устройства является низкая точность синхронизации.A device for receiving noise-like signals, containing a linear part block, a matched filter, an adder, a delay line, a detector, a key, a reference generator, a solver, a synchronizer and a selection circuit [patent RU 2385542 C2, IPC H04L 27/14, 2006.01]. The disadvantage of this device is the low accuracy of synchronization.

Известно устройство для корреляционного приема сложных фазоманипулированных сигналов, содержащее первый и второй перемножители, сигнальные входы которых объединены, а выходы подключены к блоку некогерентной обработки ортогональных сигналов и сумматору, к выходу которого подключены последовательно соединенные полосовой фильтр, третий перемножитель и блок слежения за задержкой, выход которого подключен к синхронизирующему входу блока некогерентной обработки ортогональных сигналов [авт. св. SU 1046943 A, МПК H04B 1/10, 07.10.83].A device is known for the correlation reception of complex phase-shifted signals, comprising first and second multipliers, the signal inputs of which are combined, and the outputs are connected to an incoherent processing unit for orthogonal signals and an adder, to the output of which are connected in series a bandpass filter, a third multiplier and a delay tracking unit, an output which is connected to the clock input of the incoherent processing unit of orthogonal signals [ed. St. SU 1046943 A, IPC H04B 1/10, 07.10.83].

Однако известное устройство обладает невысокой помехоустойчивостью.However, the known device has a low noise immunity.

Наиболее близким техническим решением к предлагаемому является корреляционный приемник шумоподобных сигналов с минимальной частотной манипуляцией, содержащий блок фазовой синхронизации, включающий фазовый дискриминатор, содержащий первый и второй перемножители, сигнальные входы которых объединены и являются входом корреляционного приемника, третий, четвертый, пятый и шестой перемножители, вычитатель и сумматор, первый и второй интеграторы, входы которых подключены к выходам сумматора и вычитателя соответственно, решающий блок, вход которого подключен к выходу первого интегратора, а выход которого соединен с опорным входом седьмого перемножителя, сигнальный вход которого подключен к выходу второго интегратора, а к выходу которого подключены последовательно соединенные первый петлевой фильтр и подстраиваемый генератор несущей частоты, квадратурные выходы которого соединены соответственно с опорными входами первого и второго перемножителей, при этом сигнальные входы третьего и пятого, четвертого и шестого перемножителей попарно объединены и подключены к выходам соответственно первого и второго перемножителей, выходы третьего и четвертого, пятого и шестого перемножителей объединены соответственно через вычитатель и сумматор, блок кодовой синхронизации, включающий временнóй дискриминатор, к выходу которого подключены последовательно соединенные второй петлевой фильтр и управляемый фазовращатель, другой вход которого подключен к выходу делителя частоты, входом соединенного с первым квадратурным выходом подстраиваемого генератора несущей частоты, а также генератор кода, дешифратор, подключенный к дополнительным выходам генератора кода, синтезатор опорных квадратурных сигналов, подключенный по входу к прямому выходу генератора кода, инверсный выход которого соединен с опорным входом временного дискриминатора, включающего последовательно соединенные восьмой перемножитель, сигнальный вход которого подключен к выходу сумматора, а опорный вход является опорным входом временного дискриминатора, третий интегратор, синхронизирующий вход которого соединен с синхронизирующими входами первого и второго интеграторов и подключен к выходу дешифратора, девятый перемножитель, опорный вход которого подключен к выходу решающего блока, при этом выходы синтезатора опорных квадратурных сигналов соединены соответственно с попарно объединенными опорными входами третьего и шестого, четвертого и пятого перемножителей, а выход решающего блока является выходом корреляционного приемника [патент RU 2374776 C2, МПК H04L 27/14, 2006.01].The closest technical solution to the proposed one is a correlation receiver of noise-like signals with minimal frequency manipulation, containing a phase synchronization unit, including a phase discriminator, containing the first and second multipliers, the signal inputs of which are combined and are the input of the correlation receiver, the third, fourth, fifth and sixth multipliers, a subtractor and an adder, the first and second integrators, the inputs of which are connected to the outputs of the adder and the subtracter, respectively, a decision block, input for which it is connected to the output of the first integrator, and the output of which is connected to the reference input of the seventh multiplier, whose signal input is connected to the output of the second integrator, and to the output of which are connected the first loop filter and the tunable carrier frequency generator, the quadrature outputs of which are connected respectively to the reference the inputs of the first and second multipliers, while the signal inputs of the third and fifth, fourth and sixth multipliers are paired and connected to the output m, respectively, of the first and second multipliers, the outputs of the third and fourth, fifth and sixth multipliers are combined respectively through a subtractor and an adder, a code synchronization unit including a time discriminator, to the output of which are connected a second loop filter and a controllable phase shifter connected in series, the other input of which is connected to the output a frequency divider connected to the first quadrature output of an adjustable carrier frequency generator, as well as a code generator, decoder, connect a synthesizer of reference quadrature signals, connected at the input to the direct output of the code generator, whose inverse output is connected to the reference input of a temporary discriminator, including the eighth multiplier connected in series, the signal input of which is connected to the output of the adder, and the reference input is a reference the input of a temporary discriminator, the third integrator, the synchronizing input of which is connected to the synchronizing inputs of the first and second integrators and connect the output of the decoder, the ninth multiplier, the reference input of which is connected to the output of the decision block, while the outputs of the synthesizer of the reference quadrature signals are connected respectively to the pairwise combined reference inputs of the third, sixth, fourth and fifth multipliers, and the output of the decision block is the output of the correlation receiver [patent RU 2374776 C2, IPC H04L 27/14, 2006.01].

Недостаток известного устройства - невысокая точность кодовой синхронизации, обусловленная аномальными ошибками вследствие периодичности характеристики дискриминатора системы слежения за задержкой шумоподобного сигнала с минимальной частотной манипуляцией и дополнительной ВОС-модуляцией.A disadvantage of the known device is the low accuracy of code synchronization due to abnormal errors due to the periodicity of the characteristics of the discriminator of the tracking system for delaying a noise-like signal with minimal frequency manipulation and additional BOC modulation.

Предлагаемое изобретение призвано решить задачу повышения точности кодовой синхронизации корреляционного приемника шумоподобного сигнала.The present invention is intended to solve the problem of improving the accuracy of code synchronization of the correlation receiver of a noise-like signal.

Поставленная задача решается тем, что в корреляционном приемнике шумоподобных сигналов, содержащем блок фазовой синхронизации, включающий фазовый дискриминатор, содержащий первый и второй перемножители, сигнальные входы которых объединены и являются входом корреляционного приемника, третий, четвертый, пятый и шестой перемножители, первый вычитатель и сумматор, первый и второй интеграторы, входы которых подключены к выходам сумматора и первого вычитателя соответственно, решающий блок, вход которого подключен к выходу первого интегратора, а выход которого соединен с опорным входом седьмого перемножителя, сигнальный вход которого подключен к выходу второго интегратора, а к выходу которого подключены последовательно соединенные первый петлевой фильтр и подстраиваемый генератор несущей частоты, квадратурные выходы которого соединены соответственно с опорными входами первого и второго перемножителей, при этом сигнальные входы третьего и пятого, четвертого и шестого перемножителей попарно объединены и подключены к выходам соответственно первого и второго перемножителей, выходы третьего и четвертого, пятого и шестого перемножителей объединены соответственно через первый вычитатель и сумматор, блок кодовой синхронизации, включающий последовательно соединенные временной дискриминатор, содержащий последовательно соединенные восьмой перемножитель, сигнальный вход которого подключен к выходу сумматора, третий интегратор и девятый перемножитель, опорный вход которого подключен к выходу решающего блока, а к выходу которого подключен второй петлевой фильтр, последовательно соединенные управляемый фазовращатель, генератор кода и синтезатор квадратурных сигналов, а также дешифратор, входы которого подключены к дополнительным выходам генератора кода, а к выходам которого подключены синхронизирующие входы первого, второго и третьего интеграторов, согласно изобретению в блок кодовой синхронизации введены управляемый тактовый генератор, вход которого соединен с выходом второго петлевого фильтра, а выход которого подключен к сигнальному входу управляемого фазовращателя, формирователь опорных сигналов, содержащий последовательно соединенные первый знаковый элемент, вход которого подключен к первому выходу синтезатора квадратурных сигналов, первый, второй и третий элементы задержки, последовательно соединенные второй знаковый элемент, вход которого подключен к второму выходу синтезатора квадратурных сигналов, четвертый и пятый элементы задержки, синтезатор частот, вход которого подключен к выходу управляемого тактового генератора, десятый, одиннадцатый, двенадцатый перемножители, сигнальные входы которых подключены соответственно к выходам первого, второго и третьего элементов задержки, а опорные входы которых соединены с первым выходом синтезатора частот, тринадцатый, четырнадцатый и пятнадцатый перемножители, сигнальные входы которых подключены соответственно к выходам второго знакового элемента, четвертого и пятого элементов задержки, а опорные входы которых соединены со вторым выходом синтезатора частот, третий и четвертый знаковые элементы, входы которых соединены соответственно с объединенными опорными входами третьего и шестого, четвертого и пятого перемножителей блока фазовой синхронизации и подключены соответственно к выходам одиннадцатого и четырнадцатого перемножителей, а выходы которых соединены со входами шестнадцатого перемножителя, к выходу которого подключен семнадцатый перемножитель, другой вход которого подключен к второму выходу синтезатора частот через пятый знаковый элемент, а выход которого соединен с опорным входом восьмого перемножителя временного дискриминатора, блок устранения неоднозначности, содержащий восемнадцатый, девятнадцатый, двадцатый, двадцать первый перемножители, последовательно соединенные второй вычитатель, четвертый интегратор, четвертый вычитатель и первый фильтр нижних частот, последовательно соединенные третий вычитатель, пятый интегратор, пятый вычитатель и второй фильтр нижних частот, а также командный блок, входы которого соединены с выходами первого и второго фильтров нижних частот, а выход которого подключен к управляющему входу управляемого фазовращателя, при этом сигнальные входы восемнадцатого и двадцатого, девятнадцатого и двадцать первого перемножителей попарно объединены и подключены соответственно к выходам первого и второго перемножителей блока фазовой синхронизации, опорные входы восемнадцатого и девятнадцатого, двадцатого и двадцать первого перемножителей подключены соответственно к выходам десятого и тринадцатого, двенадцатого и пятнадцатого перемножителей формирователя опорных сигналов, а выходы восемнадцатого и девятнадцатого, двадцатого и двадцать первого перемножителей объединены соответственно через второй и третий вычитатели, синхронизирующие входы четвертого и пятого интеграторов подключены к выходу дешифратора, другие входы четвертого и пятого вычитателей соединены с выходом первого интегратора блока фазовой синхронизации.The problem is solved in that in the correlation receiver of noise-like signals containing a phase synchronization unit including a phase discriminator containing the first and second multipliers, the signal inputs of which are combined and are the input of the correlation receiver, the third, fourth, fifth and sixth multipliers, the first subtractor and the adder , the first and second integrators, the inputs of which are connected to the outputs of the adder and the first subtracter, respectively, the decision block, the input of which is connected to the output of the first integrat Ora, whose output is connected to the reference input of the seventh multiplier, the signal input of which is connected to the output of the second integrator, and the output of which is connected in series to the first loop filter and a tunable carrier frequency generator, the quadrature outputs of which are connected respectively to the reference inputs of the first and second multipliers, while the signal inputs of the third and fifth, fourth and sixth multipliers are combined in pairs and connected to the outputs of the first and second multiplies fels, the outputs of the third and fourth, fifth and sixth multipliers are combined respectively through the first subtractor and adder, a code synchronization unit including a serially connected time discriminator containing an eighth multiplier connected in series, the signal input of which is connected to the output of the adder, a third integrator and a ninth multiplier, a reference the input of which is connected to the output of the decisive unit, and to the output of which is connected a second loop filter, connected in series by a controlled A rotator, a code generator and a quadrature signal synthesizer, as well as a decoder whose inputs are connected to the additional outputs of the code generator and whose outputs are connected to the synchronizing inputs of the first, second and third integrators, according to the invention, a controllable clock generator is inserted into the code synchronization block, the input of which is connected with the output of the second loop filter, and the output of which is connected to the signal input of the controlled phase shifter, the driver of the reference signals, containing in series with the only first sign element whose input is connected to the first output of the quadrature signal synthesizer, the first, second and third delay elements, series-connected second sign element, the input of which is connected to the second output of the quadrature signal synthesizer, the fourth and fifth delay elements, the frequency synthesizer, the input of which connected to the output of a controlled clock, the tenth, eleventh, twelfth multipliers, the signal inputs of which are connected respectively to the outputs of the first, second and three delay elements, and the reference inputs of which are connected to the first output of the frequency synthesizer, the thirteenth, fourteenth and fifteenth multipliers, the signal inputs of which are connected respectively to the outputs of the second sign element, the fourth and fifth delay elements, and the reference inputs of which are connected to the second output of the frequency synthesizer, the third and fourth significant elements, the inputs of which are connected respectively to the combined reference inputs of the third and sixth, fourth and fifth multipliers of the phase block c synchronization and are connected respectively to the outputs of the eleventh and fourteenth multipliers, and the outputs of which are connected to the inputs of the sixteenth multiplier, the output of which is connected to the seventeenth multiplier, the other input of which is connected to the second output of the frequency synthesizer through the fifth sign element, and the output of which is connected to the reference input of the eighth multiplier a temporary discriminator, an ambiguity block containing eighteenth, nineteenth, twentieth, twenty-first multipliers, a sequence of the second subtractor, the fourth integrator, the fourth subtractor and the first low-pass filter, the third subtractor, the fifth integrator, the fifth subtractor and the second low-pass filter, as well as the command unit whose inputs are connected to the outputs of the first and second low-pass filters, and the output of which is connected to the control input of the controlled phase shifter, while the signal inputs of the eighteenth and twentieth, nineteenth and twenty-first multipliers are paired and connected s respectively to the outputs of the first and second multipliers of the phase synchronization block, the reference inputs of the eighteenth and nineteenth, twentieth and twenty-first multipliers are connected respectively to the outputs of the tenth and thirteenth, twelfth and fifteenth multipliers of the reference signal shaper, and the outputs of the eighteenth and nineteenth, nineteenth, twentieth and twenty-first multipliers combined through the second and third subtractors respectively, the synchronizing inputs of the fourth and fifth integrators are connected to the decoder output, the other inputs of the fourth and fifth subtracters are connected to the output of the first integrator of the phase synchronization block.

Введение перечисленных узлов с описанными связями позволяет по сравнению с прототипом повысить точность кодовой синхронизации корреляционного приемника шумоподобных сигналов с минимальной частотной манипуляцией и дополнительной BOC-модуляцией.The introduction of these nodes with the described relationships allows us to increase the accuracy of the code synchronization of the correlation receiver of noise-like signals with minimal frequency manipulation and additional BOC modulation compared to the prototype.

На фиг.1 приведена функциональная схема заявляемого устройства. На фиг.2 приведены функциональные схемы формирователя опорных сигналов и блока устранения неоднозначности.Figure 1 shows the functional diagram of the inventive device. Figure 2 shows the functional diagrams of the driver of the reference signals and the block disambiguation.

Корреляционный приемник шумоподобных сигналов содержит блок 1 фазовой синхронизации и блок 2 кодовой синхронизации. Блок 1 фазовой синхронизации содержит фазовый дискриминатор 3, включающий первый 4₁ и второй 4₂ перемножители, сигнальные входы которых объединены и являются входом корреляционного приемника, а опорные входы подключены соответственно к квадратурным выходам подстраиваемого генератора 5 несущей частоты. Фазовый дискриминатор 3 содержит также третий 4₃, четвертый 4₄, пятый 4₅, шестой 4₆ и седьмой 4₇ перемножители, первый вычитатель 6₁ и сумматор 7, первый и второй интеграторы 8₁ и 8₂, решающий блок 9. В блок 1 фазовой синхронизации входит первый петлевой фильтр 10₁, вход которого подключен к выходу седьмого перемножителя 47, а выход соединен со входом подстраиваемого генератора 5 несущей частоты. При этом сигнальные входы третьего 4₃ и пятого 4₅, четвертого 4₄ и шестого 4₆ перемножителей попарно объединены и подключены соответственно к выходам первого 4₁ и второго 4₂ перемножителей. Выходы третьего 4₃ и четвертого 4₄, пятого 4₅ и шестого 4₆ перемножителей объединены соответственно через вычитатель 6₁ и сумматор 7, к выходам которых подключены соответственно первый и второй интеграторы 8₁ и 8₂. Сигнальный вход седьмого перемножителя 4₇ подключен к выходу второго интегратора 8₂, опорный вход перемножителя 4₇ подключен к выходу решающего блока 9, входом соединенного с выходом первого интегратора 8₁, при этом выход решающего блока 9 является и выходом корреляционного приемника.The correlation receiver of noise-like signals contains a phase synchronization unit 1 and a code synchronization unit 2. The phase synchronization unit 1 contains a phase discriminator 3, including the first 4 ₁ and second 4 ₂ multipliers, the signal inputs of which are combined and are the input of the correlation receiver, and the reference inputs are connected respectively to the quadrature outputs of the tunable carrier frequency generator 5. Phase discriminator 3 also contains the third 4 ₃ , fourth 4 ₄ , fifth 4 ₅ , sixth 4 ₆ and seventh 4 ₇ multipliers, the first subtractor 6 ₁ and adder 7, the first and second integrators 8 ₁ and 8 ₂ , the decision block 9. B block 1 phase synchronization includes the first loop filter 10 ₁ , the input of which is connected to the output of the seventh multiplier 47, and the output is connected to the input of the adjustable generator 5 of the carrier frequency. In this case, the signal inputs of the third 4 ₃ and fifth 4 ₅ , fourth 4 ₄ and sixth 4 ₆ multipliers are paired and connected respectively to the outputs of the first 4 ₁ and second 4 ₂ multipliers. The outputs of the third 4 ₃ and fourth 4 ₄ , fifth 4 ₅ and sixth 4 ₆ multipliers are combined respectively through a subtractor 6 ₁ and an adder 7, to the outputs of which are connected the first and second integrators 8 ₁ and 8 _2, respectively. The signal input of the seventh multiplier 4 _{7 is} connected to the output of the second integrator 8 ₂ , the reference input of the multiplier 4 _{7 is} connected to the output of the decision block 9, the input connected to the output of the first integrator 8 ₁ , while the output of the decision block 9 is also the output of the correlation receiver.

Блок 2 кодовой синхронизации содержит последовательно соединенные временнóй дискриминатор 11, второй петлевой фильтр 102, управляемый тактовый генератор 12, управляемый фазовращатель 13, генератор 14 кода, синтезатор 15 квадратурных сигналов, а также дешифратор 16, формирователь 17 опорных сигналов и блок 18 устранения неоднозначности. Временной дискриминатор 11 включает последовательно соединенные восьмой перемножитель 4₈, сигнальный вход которого соединен с выходом сумматора 7, третий интегратор 8₃ и девятый перемножитель 4₉. Синхронизирующий вход интегратора 8₃ соединен с синхронизирующими входами интеграторов 8₁ и 8₂ и подключен к выходу дешифратора 16 и к одному из входов блока 18 устранения неоднозначности. Дешифратор 16 подключен к дополнительным выходам генератора 14 кода. Опорный вход перемножителя 4₉ соединен с опорным входом перемножителя 4₇ и подключен к выходу решающего блока 9, а выход перемножителя 4₉ соединен со входом петлевого фильтра 10₂. Управляющий вход управляемого фазовращателя 13 подключен к выходу блока 18 устранения неоднозначности.Code synchronization unit 2 contains a time-discriminator 11 connected in series, a second loop filter 102, a controlled clock 12, a controlled phase shifter 13, a code generator 14, a quadrature signal synthesizer 15, and also a decoder 16, a reference signal generator 17 and an ambiguity elimination unit 18. The temporary discriminator 11 includes a series-connected eighth multiplier 4 ₈ , the signal input of which is connected to the output of the adder 7, a third integrator 8 ₃ and a ninth multiplier 4 ₉ . The synchronizing input of the integrator 8 _{3 is} connected to the synchronizing inputs of the integrators 8 ₁ and 8 ₂ and is connected to the output of the decoder 16 and to one of the inputs of the disambiguation unit 18. The decoder 16 is connected to the additional outputs of the code generator 14. The reference input of the multiplier 4 _{9 is} connected to the reference input of the multiplier 4 ₇ and connected to the output of the deciding unit 9, and the output of the multiplier 4 _{9 is} connected to the input of the loop filter 10 ₂ . The control input of the controlled phase shifter 13 is connected to the output of the ambiguity block 18.

Формирователь 17 опорных сигналов (фиг.2) содержит последовательно соединенные первый знаковый элемент 19₁, первый 20₁, второй 20₂ и третий 20₃ элементы задержки, последовательно соединенные второй знаковый элемент 19₂, четвертый 20₄ и пятый 20₅ элементы задержки, а также перемножители 4₁₀, 4₁₁, 4₁₂, 4₁₃, 4₁₄, 4₁₅ и синтезатор 21 частот. Входы знаковых элементов 19₁ и 19₂ подключены соответственно к выходам синтезатора 15 квадратурных сигналов. Сигнальные входы перемножителей 4₁₀, 4₁₁, 4₁₂ подключены соответственно к выходам первого 20₁, второго 20₂ и третьего 20₃ элементов задержки, а опорные входы перемножителей 4₁₀, 4₁₁, 4₁₂ соединены с первым выходом синтезатора 21 частот. Сигнальные входы перемножителей 4₁₃, 4₁₄, 4₁₅ подключены соответственно к выходам второго знакового элемента 19₂, четвертого 20₄ и пятого 20₅ элементов задержки, а опорные входы перемножителей 4₁₃, 4₁₄, 4₁₅ соединены со вторым выходом синтезатора 21 частот, вход которого подключен к выходу управляемого тактового генератора 12. Выходы перемножителей 4₁₁ и 4₁₂ соединены соответственно с объединенными опорными входами перемножителей 4₃ и 4₆, 4₄ и 4₅ блока 1 фазовой синхронизации.The reference signal generator 17 (FIG. 2) contains the first sign element 19 ₁ , the first 20 ₁ , the second 20 ₂ and the third 20 ₃ delay elements, the second sign element 19 ₂ , the fourth 20 ₄ and the fifth 20 ₅ delay elements connected in series, as well as multipliers 4 ₁₀ , 4 ₁₁ , 4 ₁₂ , 4 ₁₃ , 4 ₁₄ , 4 ₁₅ and a synthesizer of 21 frequencies. The inputs of the iconic elements 19 ₁ and 19 _{2 are} connected respectively to the outputs of the synthesizer 15 quadrature signals. The signal inputs of the multipliers 4 ₁₀ , 4 ₁₁ , 4 _{12 are} connected respectively to the outputs of the first 20 ₁ , second 20 ₂ and third 20 ₃ delay elements, and the reference inputs of the multipliers 4 ₁₀ , 4 ₁₁ , 4 _{12 are} connected to the first output of the frequency synthesizer 21. The signal inputs of multipliers 4 ₁₃ , 4 ₁₄ , 4 _{15 are} connected respectively to the outputs of the second sign element 19 ₂ , fourth 20 ₄ and fifth 20 ₅ delay elements, and the reference inputs of multipliers 4 ₁₃ , 4 ₁₄ , 4 _{15 are} connected to the second output of the synthesizer 21 frequencies the input of which is connected to the output of a controlled clock 12. The outputs of the multipliers 4 ₁₁ and 4 _{12 are} connected respectively to the combined reference inputs of the multipliers 4 ₃ and 4 ₆ , 4 ₄ and 4 _{5 of the} block 1 phase synchronization.

Формирователь 17 опорных сигналов содержит также третий 19₃, четвертый 19₄ и пятый 19₅ знаковые элементы. Входы знаковых элементов 19₃ и 19₄ подключены к выходам перемножителей 4₁₁ и 4₁₄ соответственно, а выходы соединены с входами перемножителя 4₁₆, к выходу которого подключен перемножитель 4₁₇, выход которого подключен к опорному входу перемножителя 4₈ временного дискриминатора 11. Вход знакового элемента 19₅ соединен со вторым выходом синтезатора 21 частот, а выход соединен с другим входом перемножителя 4₁₇.The driver 17 reference signals also contains a third 19 ₃ , fourth 19 ₄ and fifth 19 ₅ sign elements. The inputs of the iconic elements 19 ₃ and 19 _{4 are} connected to the outputs of the multipliers 4 ₁₁ and 4 _14, respectively, and the outputs are connected to the inputs of the multiplier 4 ₁₆ , the output of which is connected to the multiplier 4 ₁₇ , the output of which is connected to the reference input of the multiplier 4 _{8 of the} temporary discriminator 11. Input the sign element 19 _{5 is} connected to the second output of the frequency synthesizer 21, and the output is connected to another input of the multiplier 4 ₁₇ .

Блок 18 устранения неоднозначности (фиг.2) содержит два канала, каждый из которых включает соответственно перемножители 4₁₈, 4₁₉ и 4₂₀, 4₂₁, вычитатели 6₂, 6₄ и 6₃, 6₅, интеграторы 8₄ и 8₅ и фильтры 2₂₁ и 2₂₂ нижних частот, а также командный блок 23. Сигнальные входы перемножителей 4₁₈ и 4₂₀, 4₁₉ и 4₂₁ попарно объединены и подключены соответственно к выходам перемножителей 4₁ и 4₂ блока 1 фазовой синхронизации, а опорные входы перемножителей 4₁₈ и 4₁₉, 4₂₀ и 4₂₁ подключены соответственно к выходам перемножителей 4₁₀ и 4₁₃, 4₁₂ и 4₁₅ формирователя 17 опорных сигналов.Block 18 disambiguation (2) contains two channels, each of which includes respectively multipliers 4 ₁₈ , 4 ₁₉ and 4 ₂₀ , 4 ₂₁ , subtractors 6 ₂ , 6 ₄ and 6 ₃ , 6 ₅ , integrators 8 ₄ and 8 ₅ and low-pass filters 2 ₂₁ and 2 ₂₂ , as well as the command block 23. The signal inputs of the multipliers 4 ₁₈ and 4 ₂₀ , 4 ₁₉ and 4 ₂₁ are paired and connected respectively to the outputs of the multipliers 4 ₁ and 4 ₂ of the phase synchronization unit 1, and the reference the inputs of the multipliers 4 ₁₈ and 4 ₁₉ , 4 ₂₀ and 4 _{21 are} connected respectively to the outputs of the multipliers 4 ₁₀ and 4 ₁₃ , 4 ₁₂ and 4 _{15 of the} shaper 17 reference signals.

Выходы перемножителей 4₁₈ и 4₁₉, 4₂₀ и 4₂₁ объединены через вычитатели 6₂ и 6₃ соответственно, к выходам которых подключены интеграторы 8₄ и 8₅, синхронизирующие входы которых подключены к выходу дешифратора 16, а выходы которых соединены с входами вычитателей 6₄ и 6₅ соответственно, другими входами соединенных с выходом интегратора 8₁ блока 1 фазовой синхронизации. К выходам вычитателей 6₄ и 6₅ подключены входы фильтров 22₁ и 22₂ нижних частот соответственно, выходы которых соединены со входами командного блока 23, выход которого является выходом блока 18 устранения неоднозначности и соединен с управляющим входом управляемого фазовращателя 13.The outputs of the multipliers 4 ₁₈ and 4 ₁₉ , 4 ₂₀ and 4 _{21 are} combined through subtractors 6 ₂ and 6 _3, respectively, to the outputs of which integrators 8 ₄ and 8 ₅ are connected, the synchronizing inputs of which are connected to the output of the decoder 16, and the outputs of which are connected to the inputs of the subtractors 6 ₄ and 6 _5, respectively, other inputs connected to the output of the integrator 8 ₁ block 1 phase synchronization. The outputs of the subtractors 6 ₄ and 6 _{5 are} connected to the inputs of the low-pass filters 22 ₁ and 22 ₂ , respectively, the outputs of which are connected to the inputs of the command unit 23, the output of which is the output of the disambiguation unit 18 and connected to the control input of the controlled phase shifter 13.

Корреляционный приемник шумоподобных сигналов (ШПС) работает следующим образом. Входной шумоподобный сигнал поступает на перемножители 4₁ и 4₂, где перемножается с опорными квадратурными сигналами соответственно cos(ω₀t) и sin(ω₀t) частоты ω₀, равной средней частоте ШПС. Указанные сигналы вырабатываются подстраиваемым генератором 5 несущей частоты блока 1 фазовой синхронизации. Квадратурные видеочастотные сигналы с выходов перемножителей 4₁ и 4₂ поступают на попарно объединенные сигнальные входы перемножителей 4₃ и 4₅, 4₄ и 4₆ соответственно, где перемножаются с опорными видеочастотными сигналами, вырабатываемыми формирователем 17 опорных сигналов блока 2 кодовой синхронизации. При идеальной кодовой синхронизации опорные квадратурные сигналы I₀(t) и Q₀(t) являются точными копиями квадратурных видеочастотных компонентов принимаемого ШПС.The correlation receiver of noise-like signals (SHPS) works as follows. The input noise-like signal is fed to the multipliers 4 ₁ and 4 ₂ , where it is multiplied with the reference quadrature signals, respectively, of cos (ω ₀ t) and sin (ω ₀ t) of frequency ω ₀ , equal to the average frequency of the BSS. These signals are generated by the tunable generator 5 of the carrier frequency of the phase synchronization unit 1. The quadrature video-frequency signals from the outputs of the multipliers 4 ₁ and 4 ₂ are fed to the pairwise combined signal inputs of the multipliers 4 ₃ and 4 ₅ , 4 ₄ and 4 _6, respectively, where they are multiplied with the reference video-frequency signals generated by the driver 17 of the reference signals of the code synchronization block 2. With perfect code synchronization, the reference quadrature signals I ₀ (t) and Q ₀ (t) are exact copies of the quadrature video frequency components of the received SHPS.

Результаты перемножения квадратурных составляющих входного и опорных сигналов объединяются в вычитателе 6₁ и сумматоре 7, образуя соответственно «косинусную» и «синусную» квадратурные составляющие, пропорциональные cosφ(t) и sinφ(t), где φ(t) - фазовая ошибка системы синхронизации (составляющие удвоенной частоты ω₀ подавляются при последующей обработке). Интеграторы 8₁ и 8₃ в квадратурных каналах фазового дискриминатора 3 осуществляют интегрирование поступающих на их входы квадратурных составляющих сжатого по спектру сигнала на интервалах, равных периоду Т_п повторения ШПС. Сброс интеграторов 8₁ и 8₂ осуществляется с шагом Т_п синхроимпульсами, вырабатываемыми дешифратором 16 блока 2 кодовой синхронизации.The results of multiplying the quadrature components of the input and reference signals are combined in a subtractor 6 ₁ and an adder 7, forming respectively the “cosine” and “sine” quadrature components proportional to cosφ (t) and sinφ (t), where φ (t) is the phase error of the synchronization system (double frequency components ω _{0 are} suppressed during subsequent processing). The integrators 8 ₁ and 8 ₃ in the quadrature channels of the phase discriminator 3 integrate the quadrature components of the signal compressed over the spectrum at their inputs at intervals equal to the period T _{n of the} repetition of the NPS. Reset integrators 8 ₁ and 8 _{2 is} carried out with a step T _p clock pulses generated by the decoder 16 block 2 code synchronization.

Результаты z₁ и z₂ интегрирования в квадратурных каналах фазового дискриминатора 3 (не зависящие от времени в установившемся режиме) поступают на выходной перемножитель 4₇, формирующий сигнал ошибки z_д(φ), пропорциональный фазовому рассогласованию принимаемого ШПС и опорных сигналов частоты ω₀. При этом составляющая z₂ поступает на сигнальный вход перемножителя 4₇ непосредственно, а составляющая z₁ поступает на опорный вход перемножителя 4₇ через решающий блок 9, осуществляющий преобразование вида sign(z₁) (знаковая функция), благодаря чему исключается влияние цифровой модуляции ШПС D(t)∈[1, -1] на формирование сигнала ошибки z_д(φ). Выход решающего блока 9 является выходом корреляционного приемника (выход демодулятора цифрового сообщения D(t)).The results z ₁ and z _{2 of} integration in the quadrature channels of the phase discriminator 3 (time-independent in the steady state) are sent to the output multiplier 4 ₇ , which generates an error signal z _d (φ) proportional to the phase mismatch of the received BSS and the reference signals of frequency ω ₀ . In this case, the component z ₂ directly enters the signal input of the multiplier 4 ₇ , and the component z ₁ enters the reference input of the multiplier 4 ₇ through the decision block 9, which performs the conversion of the form sign (z ₁ ) (sign function), which eliminates the influence of digital modulation D (t) ∈ [1, -1] on the formation of the error signal z _d (φ). The output of the decision block 9 is the output of the correlation receiver (the output of the digital message demodulator D (t)).

Выходной сигнал петлевого фильтра 10₁, сглаживающего флуктуации сигнала ошибки z_д(φ), обусловленные действием шума, используется для управления частотой и фазой опорных сигналов, формируемых подстраиваемым генератором 5 несущей частоты.The output signal of the loop filter 10 ₁ , smoothing out fluctuations in the error signal z _d (φ) due to the action of noise, is used to control the frequency and phase of the reference signals generated by the tunable carrier frequency generator 5.

Блок 2 кодовой синхронизации работает следующим образом. Сигнал с выхода сумматора 7 поступает на вход перемножителя 4₈, где перемножается с опорной кодовой последовательностью d(t), вырабатываемой формирователем 17 опорных сигналов. Выходной сигнал перемножителя 4₈ интегрируется на интервалах, равных периоду Т_п повторения ШПС, в результате чего на выходе интегратора 8₃ образуется сигнал ошибки, поступающий на сигнальный вход перемножителя 4₉. С помощью перемножителя 4₉ исключается влияние цифровой модуляции ШПС на формирование сигнала ошибки, пропорционального временному рассогласованию входного ШПС и опорных квадратурных сигналов I₀(t) и Q₀(t). Достигается это путем подачи на опорный вход перемножителя 4₉ оценки информационного символа с выхода решающего блока 9. Петлевой фильтр 10₂ сглаживает флуктуации сигнала ошибки, формируя управляющий сигнал для управляемого тактового генератора 12, вырабатывающего сигнал тактовой частоты f_T=1/T, поступающий на вход генератора 14 кода через управляемый фазовращатель 13. Формируемая генератором 14 кода кодовая последовательность поступает на вход синтезатора 15 квадратурных сигналов.Block 2 code synchronization operates as follows. The signal from the output of the adder 7 is fed to the input of the multiplier 4 ₈ , where it is multiplied with the reference code sequence d (t) generated by the driver 17 of the reference signals. The output signal of the multiplier 4 _{8 is} integrated at intervals equal to the period T _{p of the} repetition of the NPS, as a result of which an error signal is generated at the output of the integrator 8 ₃ , which is fed to the signal input of the multiplier 4 ₉ . Using the multiplier 4 ₉ eliminates the influence of digital modulation of the NPS on the formation of an error signal proportional to the time mismatch of the input NPS and the reference quadrature signals I ₀ (t) and Q ₀ (t). This is achieved by applying to the reference input of the multiplier 4 ₉ an information symbol estimate from the output of the decision block 9. The loop filter 10 ₂ smoothes out the fluctuations of the error signal, forming a control signal for the controlled clock generator 12, which generates a clock signal f _T = 1 / T, which arrives at the input of the code generator 14 through a controlled phase shifter 13. The code sequence generated by the code generator 14 is fed to the input of the quadrature signal synthesizer 15.

Дешифратор 16, подключенный к генератору 14 кода, формирует синхроимпульсы с частотой повторения F_п=1/Т_п для интеграторов 8₁, 8₂ и 8₃ фазового и временного дискриминаторов 3 и 11.The decoder 16, connected to the code generator 14, generates clock pulses with a repetition rate F _p = 1 / T _p for integrators 8 ₁ , 8 ₂ and 8 ₃ phase and time discriminators 3 and 11.

Формирователь 17 опорных сигналов работает следующим образом. На входы знаковых элементов 19₁ и 19₂ поступают видеочастотные сигналы I_4T(t) и Q_4T(t) соответственно с выходов синтезатора 15 квадратурных сигналов. Сигналы I_4T(t) и Q_4T(t) представляют собой действительную и мнимую составляющие комплексной огибающей ШПС с минимальной частотной манипуляцией (МЧМ). Элементы каждого из сигналов имеют вид полуволны косинуса частоты f_T/4, причем каждый k-й элемент сигнала Q_4T(t) запаздывает на Т относительно k-го элемента сигнала I_4T(t). На выходах знаковых элементов 19₁ и 19₂ выделяются кодовые последовательности C(t) и S(t) с элементами длительности 2T, принимающими значения 1 или (-1). Для формирования квадратурных сигналов I(t) и Q(t) с дополнительной BOC-модуляцией необходимо обеспечить временной сдвиг сигнала Q(t) относительно сигнала I(t) на четверть периода Т_м модулирующего колебания, вырабатываемого синтезатором 21 частот. Для этого в канал формирования I-сигнала включен элемент 20₁ задержки на T-T_M/4. Элементы 20₂, 20₃, 20₄ и 20₅ задержки вносят запаздывание на Т_м каждый и служат для формирования синхронной и запаздывающей на Т_м копий каждого из квадратурных сигналов. Для этого сигналы с выходов элементов 20₂ и 20₄ задержки поступают соответственно на перемножители 4₁₁ и 4₁₄, на другие входы которых подаются косинусная и синусная составляющие модулирующего колебания с соответствующих выходов синтезатора 21 частот. На выходах перемножителей 4₁₁ и 4₁₄ формируются квадратурные опорные сигналы I₀(t) и Q₀(t) соответственно, которые подаются на опорные входы перемножителей 4₃ и 4₆ фазового дискриминатора 3 блока 1 фазовой синхронизации. Аналогично формируются опережающие на Т_м и запаздывающие на Т_м копии указанных сигналов: I₊(t) и Q₊(t) - на выходах перемножителей 4₁₀ и 4₁₃, I_-(t) и Q_-(t) - на выходах перемножителей 4₁₂ и 4₁₅ соответственно. Указанные сигналы поступают в блок 18 устранения неоднозначности.The driver 17 reference signals operates as follows. The inputs of the iconic elements 19 ₁ and 19 ₂ receive video signals I _4T (t) and Q _4T (t), respectively, from the outputs of the synthesizer 15 quadrature signals. The signals I _4T (t) and Q _4T (t) represent the real and imaginary components of the complex envelope of the BSS with minimal frequency shift keying (MFM). The elements of each signal have the form of a half-wave of the cosine of the frequency f _T / 4, and each k-th element of the signal Q _4T (t) is delayed by T relative to the k-th element of the signal I _4T (t). At the outputs of the symbolic elements 19 ₁ and 19 ₂ , code sequences C (t) and S (t) with elements of duration 2T taking values 1 or (-1) are allocated. To generate the quadrature signals I (t) and Q (t) with additional BOC modulation, it is necessary to provide a time shift of the signal Q (t) relative to the signal I (t) by a quarter of the period T _{m of the} modulating oscillation generated by the frequency synthesizer 21. To this end, a delay element 20 ₁ on TT _M / 4 is included in the channel for generating the I-signal. Elements 20 ₂ , 20 ₃ , 20 ₄ and 20 ₅ delays introduce a delay of T _m each and serve to form synchronous and delayed by T _m copies of each of the quadrature signals. To this end, the signals from the outputs of the delay elements 20 ₂ and 20 ₄ are respectively supplied to the multipliers 4 ₁₁ and 4 ₁₄ , the other inputs of which are supplied with the cosine and sine components of the modulating oscillation from the corresponding outputs of the frequency synthesizer 21. At the outputs of multipliers 4 ₁₁ and 4 ₁₄ , quadrature reference signals I ₀ (t) and Q ₀ (t) are formed, which are supplied to the reference inputs of multipliers 4 ₃ and 4 _{6 of} phase discriminator 3 of phase synchronization unit 1. Similarly formed are leading on T _m and lagging on T _m copies of these signals: I ₊ (t) and Q ₊ (t) - at the outputs of multipliers 4 ₁₀ and 4 ₁₃ , I _- (t) and Q _- (t) - at the outputs multipliers 4 ₁₂ and 4 ₁₅ respectively. These signals are received in block 18 disambiguation.

Кроме того, в блоке 17 формируется опорная кодовая последовательность d₀(t) с элементами d_k=±1, синхронная с кодом d(t) принимаемого ШПС. Для этого квадратурные опорные сигналы I₀(t) и Q₀(t) с выходов перемножителей 4₁₁ и 4₁₄ подаются на знаковые элементы 19₃ и 19₄, выделяющие кодовые последовательности С_0м(t) и S_0м(t), синхронные с кодами С_м(t) и S_м(t) квадратурных видеочастотных составляющих принимаемого ШПС (с формой элементов в виде полуволны косинуса частоты f_м модуляции). Результат перемножения кодов С_0м(t) и S_0м(t) с выхода перемножителя 4₁₆ поступает на перемножитель 4₁₇. Опорная кодовая последовательность d₀(t) формируется на выходе перемножителя 4₁₇, на другой вход которого поступает меандровый сигнал частоты f_м, формируемый знаковым элементом 19₅ из выходного сигнала синтезатора 21 частот (второй выход). С выхода перемножителя 4₁₇ кодовая последовательность d₀(t) поступает на опорный вход перемножителя 4₈ временного дискриминатора 11.In addition, in block 17, a reference code sequence d ₀ (t) with elements d _k = ± 1 is formed, synchronous with the code d (t) of the received SHPS. To do this, the quadrature reference signals I ₀ (t) and Q ₀ (t) from the outputs of the multipliers 4 ₁₁ and 4 ₁₄ are fed to the sign elements 19 ₃ and 19 ₄ , highlighting the code sequences C 0 _m (t) and S 0 _m (t), synchronous with the codes C _m (t) and S _m (t) of the quadrature video frequency components of the received SHPS (with the form of elements in the form of a half-wave cosine of the frequency f _m modulation). The result of the multiplication of the codes With _0m (t) and S _0m (t) from the output of the multiplier 4 ₁₆ goes to the multiplier 4 ₁₇ . The reference code sequence d ₀ (t) is formed at the output of the multiplier 4 ₁₇ , to the other input of which a meander signal of frequency f _m is generated, formed by the sign element 19 ₅ from the output signal of the frequency synthesizer 21 (second output). From the output of the multiplier 4 _{17 the} code sequence d ₀ (t) is supplied to the reference input of the multiplier 4 _{8 of the} temporary discriminator 11.

Блок 18 устранения неоднозначности (фиг.2) работает следующим образом. На сигнальные входы перемножителей 4₁₈ и 4₂₀, 4₁₉ и 4₂₁ поступают квадратурные видеочастотные сигналы I(t) и Q(t) соответственно с выходов перемножителей 4₁ и 4₂ блока 1 фазовой синхронизации. На опорные входы перемножителей 4₁₈ и 4₁₉, 4₂₀ и 4₂₁ подаются опорные сигналы I₊(t) и Q₊(t), I_-(t) и Q_-(t) с выходов перемножителей 4₁₀ и 4₁₃, 4₁₂ и 4₁₅ формирователя 17 опорных сигналов. Выходные сигналы перемножителей 4₁₄ и 4₁₉, 4₂₀ и 4₂₁ объединяются через вычитатели 6₂ и 6₃ соответственно, выходные сигналы которых поступают в интеграторы 8₄ и 8₅, аналогичные интеграторам 8₁, 8₂ и 8₃ фазового 3 и временного 11 дискриминаторов. Вычитатели 6₄ и 6₅ формируют разности результатов интегрирования наблюдений в фазовом дискриминаторе 3 (выход интегратора 8₁) и каждом из двух каналов блока 18 устранения неоднозначности: ΔZ₁=Z₀-Z₊ и ΔZ₂=Z₀-Z_-, где Z₀, Z₊ и Z_- - соответственно результат интегрирования в фазовом дискриминаторе 3, «опережающем» и «задержанном» каналах (выходы интеграторов 8₄ и 85). Block 18 disambiguation (figure 2) works as follows. The signal inputs of multipliers 4 ₁₈ and 4 ₂₀ , 4 ₁₉ and 4 ₂₁ receive quadrature video frequency signals I (t) and Q (t), respectively, from the outputs of multipliers 4 ₁ and 4 _{2 of} block 1 of the phase synchronization. The reference inputs of the multipliers 4 ₁₈ and 4 ₁₉ , 4 ₂₀ and 4 ₂₁ are the reference signals I ₊ (t) and Q ₊ (t), I _- (t) and Q _- (t) from the outputs of the multipliers 4 ₁₀ and 4 ₁₃ , 4 ₁₂ and 4 _{15 of the} shaper 17 reference signals. The output signals of multipliers 4 ₁₄ and 4 ₁₉ , 4 ₂₀ and 4 ₂₁ are combined through subtractors 6 ₂ and 6 _3, respectively, the output signals of which are fed to integrators 8 ₄ and 8 ₅ , similar to integrators 8 ₁ , 8 ₂ and 8 ₃ phase 3 and time 11 discriminators. Subtractors 6 ₄ and 6 ₅ form the difference between the results of integrating the observations in the phase discriminator 3 (integrator output 8 ₁ ) and each of the two channels of the ambiguity block 18: ΔZ ₁ = Z ₀ -Z ₊ and ΔZ ₂ = Z ₀ -Z _- , where Z ₀ , Z ₊ and Z _- are, respectively, the result of integration in the phase discriminator 3, the “leading” and “delayed” channels (the outputs of the integrators 8 ₄ and 85) .

Фильтры 22₁ и 22₂ осуществляют сглаживание флуктуаций величин ΔZ₁ и ΔZ₂, обусловленных действием шума. Командный блок 23 формирует одну из трех команд для управления фазовращателем 13: «0» - сдвиг сигнала тактовой частоты не производится, если ΔZ₁>0 и ΔZ₂>0; «1» - сдвиг сигнала тактовой частоты на Т_м в сторону опережения, если ΔZ₁>0 и ΔZ₂<0; «-1» - сдвиг сигнала тактовой частоты на Т_м в сторону запаздывания, если ΔZ₁<0 и ΔZ₂>0 (благодаря применению фильтров 22₁ и 22₂ нижних частот вероятность события ΔZ₁<0 и ΔZ₂<0 пренебрежимо мала).Filters 22 ₁ and 22 ₂ smooth out fluctuations in ΔZ ₁ and ΔZ ₂ due to noise. The command unit 23 generates one of three commands for controlling the phase shifter 13: "0" - the clock signal is not shifted if ΔZ ₁ > 0 and ΔZ ₂ >0;"1" is the shift of the clock signal by T _m in the direction of advancing if ΔZ ₁ > 0 and ΔZ ₂ <0; “-1” is the shift of the clock signal by T _m to the delay side if ΔZ ₁ <0 and ΔZ ₂ > 0 (due to the use of low-pass filters 22 ₁ and 22 ₂ , the probability of the event ΔZ ₁ <0 and ΔZ ₂ <0 is negligible )

Пример реализации синтезатора квадратурных сигналов с использованием накапливающего сумматора (аккумулятора фазы) и постоянного запоминающего устройства для хранения отсчетов квадратурных сигналов приведен в монографии [Цифровые системы фазовой синхронизации / М.И.Жодзишский, С.Ю.Сила-Новицкий, В.А.Прасолов и др. Под ред. М.И.Жодзишского. - М.: Сов. Радио, 1980. - с.55-57].An example of the implementation of a quadrature signal synthesizer using an accumulating adder (phase accumulator) and read-only memory for storing quadrature signal samples is given in the monograph [Digital phase synchronization systems / M.I. Zhodzishsky, S.Yu.Sila-Novitsky, V.A. Prasolov et al. Ed. M.I.Zhodzishsky. - M .: Owls. Radio, 1980. - p. 55-57].

Предлагаемое устройство позволяет повысить точность кодовой синхронизации корреляционного приемника шумоподобных сигналов с минимальной частотной манипуляцией и дополнительной BOC-модуляцией благодаря исключению аномальных ошибок, связанных с периодичностью дискриминационной характеристики временного дискриминатора.The proposed device allows to increase the accuracy of code synchronization of the correlation receiver of noise-like signals with minimal frequency manipulation and additional BOC modulation due to the elimination of anomalous errors associated with the frequency of the discriminatory characteristics of the temporary discriminator.

Claims

A correlation receiver of noise-like signals containing a phase synchronization unit including a phase discriminator containing the first and second multipliers, the signal inputs of which are combined and are the input of the correlation receiver, the third, fourth, fifth and sixth multipliers, the first subtractor and adder, the first and second integrators, inputs which are connected to the outputs of the first subtractor and adder, respectively, the decision unit, the input of which is connected to the output of the first integrator, and the output of which is connected to the reference the course of the seventh multiplier, the signal input of which is connected to the output of the second integrator, and the output of which is connected in series to the first loop filter and an adjustable carrier frequency generator, the quadrature outputs of which are connected respectively to the reference inputs of the first and second multipliers, while the signal inputs of the third and fifth, the fourth and sixth multipliers are paired and connected to the outputs of the first and second multipliers, respectively, the outputs of the third and fourth, fifth o and the sixth multipliers are combined, respectively, through the first subtractor and adder, a code synchronization unit including a serially connected time discriminator, containing the eighth multiplier connected in series, the signal input of which is connected to the output of the adder, the third integrator and the ninth multiplier, the reference input of which is connected to the output of the deciding unit , and to the output of which a second loop filter is connected, a controllable phase shifter, a code generator and a synthesizer connected in series p quadrature signals, as well as a decoder, the inputs of which are connected to additional outputs of the code generator, and the outputs of which are connected to the synchronizing inputs of the first, second and third integrators, characterized in that a controllable clock generator, the input of which is connected to the output of the second a loop filter, the output of which is connected to the signal input of a controlled phase shifter, a reference signal shaper containing the first sign element connected in series, the input otorogo connected to the first output of the quadrature signal synthesizer, the first, second and third delay elements connected in series to the second sign element, the input of which is connected to the second output of the quadrature signal synthesizer, the fourth and fifth delay elements, a frequency synthesizer whose input is connected to the output of the controlled clock , tenth, eleventh, twelfth multipliers, the signal inputs of which are connected respectively to the outputs of the first, second and third delay elements, and the reference inputs the odes of which are connected to the first output of the frequency synthesizer, the thirteenth, fourteenth and fifteenth multipliers, the signal inputs of which are connected respectively to the outputs of the second sign element, the fourth and fifth delay elements, and the reference inputs of which are connected to the second output of the frequency synthesizer, the third and fourth sign elements, the inputs of which are connected respectively to the combined reference inputs of the third and sixth, fourth and fifth multipliers of the phase synchronization unit and are connected respectively to the outputs of the eleventh and fourteenth multipliers, and the outputs of which are connected to the inputs of the sixteenth multiplier, the output of which is connected to the seventeenth multiplier, the other input of which is connected to the second output of the frequency synthesizer through the fifth sign element, and the output of which is connected to the reference input of the eighth multiplier of the temporary discriminator, block disambiguation, containing the eighteenth, nineteenth, twentieth, twenty-first multipliers, sequentially connected to the second subtractor, h a fourth integrator, a fourth subtractor and a first low-pass filter, a third subtractor, a fifth integrator, a fifth subtractor and a second low-pass filter connected in series, as well as a command unit whose inputs are connected to the outputs of the first and second low-pass filters, and the output of which is connected to the control the input of the controlled phase shifter, while the signal inputs of the eighteenth and twentieth, nineteenth and twenty-first multipliers are paired and connected respectively to the outputs of the first and second of the multipliers of the phase synchronization unit, the reference inputs of the eighteenth and nineteenth, twentieth and twenty-first multipliers are connected respectively to the outputs of the tenth and thirteenth, twelfth and fifteenth multipliers of the reference signal shaper, and the outputs of the eighteenth and nineteenth, twentieth and twenty-first multipliers are combined through the second and third subtractors, the synchronizing inputs of the fourth and fifth integrators are connected to the output of the decoder, the other inputs of the fourth of the fifth and fifth subtractors are connected to the output of the first integrator of the phase synchronization block.