RU2450445C2 - Device to compensate structural noise - Google Patents
Device to compensate structural noise Download PDFInfo
- Publication number
- RU2450445C2 RU2450445C2 RU2010118571/08A RU2010118571A RU2450445C2 RU 2450445 C2 RU2450445 C2 RU 2450445C2 RU 2010118571/08 A RU2010118571/08 A RU 2010118571/08A RU 2010118571 A RU2010118571 A RU 2010118571A RU 2450445 C2 RU2450445 C2 RU 2450445C2
- Authority
- RU
- Russia
- Prior art keywords
- output
- input
- signal
- multiplier
- inputs
- Prior art date
Links
Images
Abstract
Description
Изобретение относится к области радиотехники и может использоваться в приемниках шумоподобных сигналов с минимальной частотной манипуляцией.The invention relates to the field of radio engineering and can be used in receivers of noise-like signals with minimal frequency manipulation.
Известно устройство компенсации структурных помех для приемников широкополосных сигналов. В устройстве на входе приемника имеется n идентичных узлов, в каждом из которых осуществляется компенсация одной из структурных помех в том случае, если ее уровень превышает допустимое значение [патент RU № 2143175, Н04В 1/10]. Однако известное устройство не обеспечивает эффективное подавление помехи вследствие проникновения полезного сигнала в канал формирования копии помехи.A device for compensating structural interference for receivers of broadband signals is known. In the device at the input of the receiver there are n identical nodes, each of which compensates for one of the structural interference if its level exceeds the permissible value [patent RU No. 2143175,
Известно устройство подавления структурных помех, в котором структурная помеха сворачивается в узкополосную помеху, которая режектируется режекторным фильтром [патент RU № 2143781, Н04В 1/10]. Недостатком известного устройства является подавление части спектра полезного сигнала в полосе режекторного фильтра.A device for suppressing structural interference is known in which the structural noise is collapsed into a narrow-band interference, which is rejected by a notch filter [RU patent No. 2143781,
Наиболее близким техническим решением к предлагаемому является устройство подавления структурных помех в приемнике базовой станции системы связи с кодовым разделением каналов, содержащее приемник, вход которого соединен с выходом коммутатора, первый вход которого соединен с входом устройства непосредственно, а второй - через последовательно соединенные элемент задержки и блок режекции, приемник мешающего сигнала, модулятор и кодер, причем первый выход приемника мешающего сигнала соединен с третьим входом коммутатора, второй - с входом модулятора, третий - с входом кодера, выход кодера соединен с вторым входом модулятора, выход которого соединен с входом блока режекции [патент RU № 2122283, Н04В 1/10].The closest technical solution to the proposed one is a device for suppressing structural interference in the receiver of a base station of a code division multiplexing communication system, comprising a receiver whose input is connected to the output of the switch, the first input of which is connected directly to the input of the device, and the second through a series-connected delay element and rejection unit, interfering signal receiver, modulator and encoder, the first output of the interfering signal receiver is connected to the third input of the switch, the second to the input m of the modulator, the third - with the input of the encoder, the output of the encoder connected to the second input of the modulator, the output of which is connected to the input of the notch unit [RU patent No. 2122283,
Недостатком известного устройства является низкая эффективность подавления структурной помехи вследствие невысокой точности формирования копии помехи. Кроме того, в устройстве необходима задержка входного сигнала на длительность информационного бита, что значительно усложняет реализацию устройства.A disadvantage of the known device is the low efficiency of suppressing structural interference due to the low accuracy of generating a copy of the interference. In addition, the device requires a delay of the input signal for the duration of the information bit, which greatly complicates the implementation of the device.
Предлагаемое изобретение призвано решить задачу повышения эффективности подавления структурной помехи при приеме шумоподобных сигналов с минимальной частотной манипуляцией.The present invention is intended to solve the problem of increasing the efficiency of suppressing structural interference when receiving noise-like signals with minimal frequency manipulation.
Поставленная задача решается тем, что в устройстве компенсации структурных помех, содержащем приемник мешающего сигнала, модулятор, блок режекции, один вход которого соединен с выходом модулятора, коммутатор, первый и второй входы которого соединены соответственно с входом устройства и выходом блока режекции, а третий вход которого подключен к командному выходу приемника мешающего сигнала, согласно изобретению вход устройства соединен с вторым входом блока режекции и входом приемника мешающего сигнала, содержащего блок фазовой синхронизации, включающий фазовый дискриминатор, содержащий первый и второй перемножители, сигнальные входы которых соединены с входом устройства, третий и четвертый, пятый и шестой перемножители, выходы которых объединены соответственно через первый вычитатель и сумматор, первый и второй интеграторы, входы которых соответственно подключены к выходам первого вычитателя и сумматора, первый решающий блок, вход которого подключен к выходу первого интегратора, а выход которого соединен с опорным входом седьмого перемножителя, сигнальный вход которого подключен к выходу второго интегратора, а к выходу которого подключены последовательно соединенные первый петлевой фильтр и подстраиваемый генератор несущей частоты, квадратурные выходы которого соединены соответственно с опорными входами первого и второго перемножителей, при этом сигнальные входы третьего и пятого, четвертого и шестого перемножителей попарно объединены и подключены к выходам соответственно первого и второго перемножителей, блок кодовой синхронизации, включающий последовательно соединенные временной дискриминатор, содержащий последовательно соединенные восьмой перемножитель, сигнальный вход которого подключен к выходу сумматора, третий интегратор, синхронизирующий вход которого соединен с синхронизирующими входами первого и второго интеграторов и подключен к выходу дешифратора, подключенного к дополнительным выходам генератора кода, и девятый перемножитель, опорный вход которого подключен к выходу первого решающего блока, второй петлевой фильтр и управляемый фазовращатель, другой вход которого соединен с выходом делителя частоты, входом соединенного с первым квадратурным выходом подстраиваемого генератора несущей частоты, а выход которого соединен со входом генератора кода, инверсный выход которого соединен с опорным входом восьмого перемножителя, а прямой выход которого соединен со входом синтезатора опорных квадратурных сигналов, выходы которого соединены соответственно с попарно объединенными опорными входами третьего и шестого, четвертого и пятого перемножителей, блок оценки амплитуды, содержащий аттенюатор, вход которого подключен к выходу первого интегратора, а выход которого соединен с сигнальным входом десятого перемножителя, опорный вход которого подключен к выходу первого решающего блока, последовательно соединенные фильтр нижних частот, вход которого подключен к выходу десятого перемножителя, и пороговый элемент, выход которого является командным выходом приемника мешающего сигнала, последовательно соединенные четвертый интегратор, вход которого подключен к выходу первого вычитателя, а первый и второй синхронизирующие входы которого соединены соответственно с выходом дешифратора и выходом делителя частоты, и второй решающий блок, к выходу которого подключен один вход одиннадцатого перемножителя, другой вход которого соединен с выходом фильтра нижних частот, а выход которого является выходом блока оценки амплитуды, модулятор, содержащий двенадцатый и тринадцатый перемножители, сигнальные входы которых подключены соответственно к квадратурным выходам подстраиваемого генератора несущей частоты, опорные входы которых соединены соответственно с выходами синтезатора опорных квадратурных сигналов, а выходы которых объединены через второй вычитатель, выход которого соединен с сигнальным входом четырнадцатого перемножителя, опорный вход которого подключен к выходу блока оценки амплитуды, а выход которого является выходом модулятора, при этом первый и второй решающие блоки формируют оценку текущего информационного символа структурной помехи с задержкой соответственно на длительность информационного символа и длительность элемента кода.The problem is solved in that in the device for compensating for structural interference, containing a disturbing signal receiver, a modulator, a notch unit, one input of which is connected to the output of the modulator, a switch, the first and second inputs of which are connected respectively to the device input and the output of the notch unit, and the third input which is connected to the command output of the interfering signal receiver, according to the invention, the input of the device is connected to the second input of the notch block and the input of the interfering signal receiver containing the phase synchronization block a phase discriminator comprising the first and second multipliers, the signal inputs of which are connected to the input of the device, the third and fourth, fifth and sixth multipliers, the outputs of which are combined respectively through the first subtractor and adder, the first and second integrators, the inputs of which are respectively connected to the outputs the first subtractor and adder, the first decision block, the input of which is connected to the output of the first integrator, and the output of which is connected to the reference input of the seventh multiplier, the signal input to which is connected to the output of the second integrator, and the output of which is connected in series to the first loop filter and an adjustable carrier frequency generator, the quadrature outputs of which are connected respectively to the reference inputs of the first and second multipliers, while the signal inputs of the third, fifth, fourth and sixth multipliers are combined and connected to the outputs of the first and second multipliers respectively, a code synchronization unit including a serially connected temporary disk an imperator comprising an eighth multiplier connected in series, the signal input of which is connected to the output of the adder, a third integrator, the synchronizing input of which is connected to the synchronizing inputs of the first and second integrators and connected to the output of the decoder connected to the additional outputs of the code generator, and the ninth multiplier, the reference input of which connected to the output of the first decision block, the second loop filter and a controlled phase shifter, the other input of which is connected to the output of the frequency divider, an input connected to the first quadrature output of an adjustable carrier frequency generator, and the output of which is connected to the input of a code generator, whose inverse output is connected to the reference input of the eighth multiplier, and whose direct output is connected to the input of the reference quadrature signal synthesizer, the outputs of which are connected respectively to pairwise combined reference the inputs of the third and sixth, fourth and fifth multipliers, an amplitude estimation unit containing an attenuator, the input of which is connected to the output of the first int a generator, whose output is connected to the signal input of the tenth multiplier, the reference input of which is connected to the output of the first decision block, a low-pass filter connected in series, the input of which is connected to the output of the tenth multiplier, and a threshold element, the output of which is the command output of the interfering signal receiver, in series connected fourth integrator, the input of which is connected to the output of the first subtractor, and the first and second synchronizing inputs of which are connected respectively to the output of cheap the fractor and the output of the frequency divider, and a second decision unit, the output of which is connected to one input of the eleventh multiplier, the other input of which is connected to the output of the low-pass filter, and the output of which is the output of the amplitude estimation unit, a modulator containing the twelfth and thirteenth multipliers, whose signal inputs respectively connected to the quadrature outputs of an adjustable carrier frequency generator, the reference inputs of which are connected respectively to the outputs of the synthesizer of the reference quadrature signals, and the output which are combined through a second subtractor, the output of which is connected to the signal input of the fourteenth multiplier, the reference input of which is connected to the output of the amplitude estimation unit, and the output of which is the output of the modulator, while the first and second decision blocks form an estimate of the current information symbol of the structural interference with a delay, respectively on the duration of the information symbol and the duration of the code element.
Введение перечисленных узлов с описанными связями позволяет по сравнению с прототипом повысить помехоустойчивость приемника шумоподобного сигнала с минимальной частотной манипуляцией путем компенсации структурной помехи во входном сигнале.The introduction of these nodes with the described relationships allows, in comparison with the prototype, to increase the noise immunity of the receiver of a noise-like signal with minimal frequency manipulation by compensating for structural interference in the input signal.
На фиг.1 приведена функциональная схема заявляемого устройства, на фиг.2 представлены результаты имитационного моделирования устройства компенсации структурных помех.Figure 1 shows the functional diagram of the inventive device, figure 2 presents the results of simulation of a device for compensating structural interference.
Устройство компенсации структурных помех содержит приемник 1 мешающего сигнала, модулятор 2, блок 3 режекции и коммутатор 4.The device for compensating for structural interference includes a
Приемник 1 мешающего сигнала включает блок 5 фазовой синхронизации, блок 6 кодовой синхронизации, блок 7 оценки амплитуды. Блок 5 фазовой синхронизации содержит фазовый дискриминатор 8, включающий первый 91 и второй 92 перемножители, сигнальные входы которых соединены с первым входом блока 3 режекции и первым входом коммутатора 4 и являются входом устройства, а опорные входы перемножителей 91 и 92 подключены соответственно к квадратурным выходам подстраиваемого генератора 10 несущей частоты. Фазовый дискриминатор 8 содержит также третий 93, четвертый 94, пятый 95, шестой 96 и седьмой 97 перемножители, первый вычитатель 111, сумматор 12, первый 131 и второй 132 интеграторы, первый решающий блок 141. При этом сигнальные входы третьего 93 и пятого 95, четвертого 94 и шестого 96 перемножителей попарно объединены и подключены соответственно к выходам первого 91 и второго 92 перемножителей. Выходы третьего 93 и четвертого 94, пятого 95 и шестого 96 перемножителей объединены соответственно через вычитатель 111 и сумматор 12, к выходам которых подключены соответственно первый 131 и второй 132 интеграторы. Сигнальный вход перемножителя 97 подключен к выходу интегратора 132, опорный вход перемножителя 97 подключен к выходу первого решающего блока 141, входом соединенного с выходом первого интегратора 131. Выход перемножителя 97, являющийся выходом фазового дискриминатора 8, соединен со входом первого петлевого фильтра 151, к выходу которого подключен вход подстраиваемого генератора 10 несущей частоты.The
Блок 6 кодовой синхронизации содержит последовательно соединенные временной дискриминатор 16 и второй петлевой фильтр 152, а также управляемый фазовращатель 17, генератор 18 кода, синтезатор 19 опорных квадратурных сигналов, дешифратор 20, делитель 21 частоты. Временной дискриминатор 16 включает последовательно соединенные перемножитель 98, интегратор 133 и перемножитель 99, причем сигнальный вход перемножителя 98 соединен с выходом сумматора 12 блока 5 фазовой синхронизации. Синхронизирующий вход интегратора 133 соединен с синхронизирующими входами интеграторов 131 и 132 и подключен к выходу дешифратора 20, опорный вход перемножителя 99 подключен к выходу решающего блока 141, а выход перемножителя 99 является выходом временного дискриминатора 16. Вход генератора 18 кода подключен к выходу управляемого фазовращателя 17, сигнальный вход которого соединен с выходом делителя 21 частоты, а управляющий вход подключен к выходу петлевого фильтра 152. Вход синтезатора 19 опорных квадратурных сигналов подключен к прямому выходу генератора 18 кода, инверсный выход которого соединен с опорным входом перемножителя 98, а к дополнительным выходам генератора 18 кода подключен дешифратор 20. Выходы синтезатора 19 опорных квадратурных сигналов соединены соответственно с объединенными попарно опорными входами перемножителей 93 и 96, 94 и 95. Вход делителя 21 частоты соединен с первым квадратурным выходом подстраиваемого генератора 10 несущей частоты.Block 6 code synchronization contains a serially connected time discriminator 16 and a second loop filter 15 2 , as well as a controlled phase shifter 17, a code generator 18, a reference quadrature signal synthesizer 19, a decoder 20, a frequency divider 21. The time discriminator 16 includes a series-connected multiplier 9 8 , an integrator 13 3 and a multiplier 9 9 , and the signal input of the multiplier 9 8 is connected to the output of the adder 12 of the phase synchronization unit 5. The synchronizing input of the integrator 13 3 is connected to the synchronizing inputs of the integrators 13 1 and 13 2 and connected to the output of the decoder 20, the reference input of the multiplier 9 9 is connected to the output of the deciding unit 14 1 , and the output of the multiplier 9 9 is the output of the temporary discriminator 16. The input of the code generator 18 connected to the output of the controlled phase shifter 17, the signal input of which is connected to the output of the frequency divider 21, and the control input is connected to the output of the loop filter 15 2 . The input of the synthesizer 19 of the reference quadrature signals is connected to the direct output of the code generator 18, the inverse output of which is connected to the reference input of the multiplier 9 8 , and the decoder 20 is connected to the additional outputs of the code generator 18. The outputs of the synthesizer 19 of the reference quadrature signals are connected respectively to the coupled reference inputs of the multipliers 9 3 and 9 6 , 9 4 and 9 5 . The input of the frequency divider 21 is connected to the first quadrature output of the tunable carrier frequency generator 10.
Блок 7 оценки амплитуды содержит аттенюатор 22, перемножитель 910, фильтр 23 нижних частот, пороговый элемент 24, интегратор 134, решающий блок 142 и перемножитель 911. Вход аттенюатора 22 подключен к выходу интегратора 131 блока 5 фазовой синхронизации, а выход аттенюатора 22 соединен с сигнальным входом перемножителя 910, опорный вход которого подключен к выходу первого решающего блока 141, а выход которого соединен со входом фильтра 23 нижних частот. Вход порогового элемента 24 подключен к выходу фильтра 23 нижних частот, а выход порогового элемента 24, являющийся командным выходом приемника 1 мешающего сигнала, соединен с третьим входом коммутатора 4. Вход интегратора 134 подключен к выходу вычитателя 111 блока 5 фазовой синхронизации, а первый и второй синхронизирующие входы интегратора 134 соединены соответственно с выходом дешифратора 20 и выходом делителя 21 частоты.The amplitude estimation block 7 comprises an attenuator 22, a multiplier 9 10 , a low-pass filter 23, a threshold element 24, an integrator 13 4 , a decision block 14 2 and a multiplier 9 11 . The input of the attenuator 22 is connected to the output of the integrator 13 1 of the phase synchronization unit 5, and the output of the attenuator 22 is connected to the signal input of the multiplier 9 10 , the reference input of which is connected to the output of the first decision unit 14 1 , and the output of which is connected to the input of the low-pass filter 23. The input of the threshold element 24 is connected to the output of the low-pass filter 23, and the output of the threshold element 24, which is the command output of the
Выход интегратора 134 соединен со входом второго решающего блока 142, к выходу которого подключен опорный вход перемножителя 911, выход которого является выходом блока 7 оценки амплитуды.The output of the integrator 13 4 is connected to the input of the second decision block 14 2 , the output of which is connected to the reference input of the multiplier 9 11 , the output of which is the output of the amplitude estimation unit 7.
Модулятор 2 содержит перемножители 912 и 913, сигнальные входы которых подключены соответственно к квадратурным выходам подстраиваемого генератора 10 несущей частоты, а опорные входы соединены соответственно с выходами синтезатора 19 опорных квадратурных сигналов, а также второй вычитатель 112 и перемножитель 914. Выходы перемножителей 912 и 913 объединены через вычитатель 112, к выходу которого подключен первый вход перемножителя 914, второй вход которого соединен с выходом перемножителя 911 блока 7 оценки амплитуды, а выход перемножителя 914 соединен со вторым входом блока 3 режекции, к выходу которого подключен второй вход коммутатора 4, выход которого является выходом устройства.The modulator 2 contains multipliers 9 12 and 9 13 , the signal inputs of which are connected respectively to the quadrature outputs of the adjustable carrier frequency generator 10, and the reference inputs are connected respectively to the outputs of the synthesizer 19 of the reference quadrature signals, as well as a second subtractor 11 2 and a multiplier 9 14 . The outputs of the multipliers 9 12 and 9 13 are combined through a subtractor 11 2 , the output of which is connected to the first input of the multiplier 9 14 , the second input of which is connected to the output of the multiplier 9 11 of the amplitude estimation unit 7, and the output of the multiplier 9 14 is connected to the second input of the rejection unit 3, the output of which is connected to the second input of the switch 4, the output of which is the output of the device.
Устройство компенсации структурных помех работает следующим образом. Входной сигнал, представляющий аддитивную смесь полезного сигнала, структурной помехи и шума, поступает на сигнальный вход блока 3 режекции и входы перемножителей 91 и 92 блока 5 фазовой синхронизации. Полезный сигнал представляет шумоподобный сигнал с минимальной частотной манипуляцией. Структурная помеха (СП) также представляет ШПС с минимальной частотной манипуляцией, отличающийся от полезного сигнала структурой модулирующей кодовой последовательности, а также амплитудой, временем запаздывания и частотным сдвигом.A device for compensating for structural interference works as follows. The input signal, which represents an additive mixture of the useful signal, structural noise and noise, is fed to the signal input of the rejection unit 3 and the inputs of the multipliers 9 1 and 9 2 of the phase synchronization unit 5. The useful signal is a noise-like signal with minimal frequency shift keying. Structural interference (SP) also represents a BPS with minimal frequency manipulation, which differs from the useful signal in the structure of the modulating code sequence, as well as in amplitude, delay time, and frequency shift.
В перемножителях 91 и 92 входной сигнал перемножается с опорными квадратурными сигналами соответственно cos(ω0t) и sin(ω0t) частоты ω0, равной средней частоте структурной помехи. Указанные сигналы вырабатываются подстраиваемым генератором 10 несущей частоты блока 5 фазовой синхронизации. Квадратурные видеочастотные составляющие структурной помехи с выходов перемножителей 91 и 92 поступают на попарно объединенные сигнальные входы перемножителей 93 и 95, 94 и 96 соответственно, где перемножаются с опорными видеочастотными сигналами, формируемыми синтезатором 19 опорных квадратурных сигналов блока 6 кодовой синхронизации. При идеальной кодовой синхронизации опорные квадратурные сигналы являются точными копиями квадратурных видеочастотных компонентов I(t) и Q(t) принимаемой структурной помехи.In multipliers 9 1 and 9 2, the input signal is multiplied with the reference quadrature signals, respectively, cos (ω 0 t) and sin (ω 0 t) of frequency ω 0 equal to the average frequency of structural interference. These signals are generated by a tunable generator 10 of the carrier frequency of the phase synchronization unit 5. The quadrature video-frequency components of the structural noise from the outputs of the multipliers 9 1 and 9 2 are fed to the pairwise combined signal inputs of the multipliers 9 3 and 9 5 , 9 4 and 9 6, respectively, where they are multiplied with the reference video-frequency signals generated by the synthesizer 19 reference quadrature signals of the code synchronization block 6 . With perfect code synchronization, the reference quadrature signals are exact copies of the quadrature video frequency components I (t) and Q (t) of the received structural interference.
Результаты перемножения квадратурных составляющих входного и опорных сигналов объединяются в вычитателе 111 и сумматоре 12, образуя соответственно «косинусную» и «синусную» квадратурные составляющие, пропорциональные cosφ(t) и sinφ(t), где φ(t) - фазовая ошибка системы синхронизации (составляющие удвоенной частоты ω0 подавляются при последующей обработке). Интеграторы 131 и 132 в квадратурных каналах фазового дискриминатора 8 осуществляют интегрирование поступающих на их входы квадратурных составляющих сжатой по спектру структурной помехи на интервалах, равных периоду Тп повторения ШПС (одинаковому для полезного сигнала и структурной помехи). Сброс интеграторов 131 и 132 осуществляется с шагом Тп синхроимпульсами, вырабатываемыми дешифратором 20 блока 6 кодовой синхронизации.The results of multiplying the quadrature components of the input and reference signals are combined in the subtractor 11 1 and the adder 12, forming respectively the “cosine” and “sine” quadrature components proportional to cosφ (t) and sinφ (t), where φ (t) is the phase error of the synchronization system (double frequency components ω 0 are suppressed during subsequent processing). The integrators 13 1 and 13 2 in the quadrature channels of the phase discriminator 8 integrate the quadrature components arriving at their inputs, which are compressed over the spectrum of structural noise at intervals equal to the TPS repetition period T n (the same for the useful signal and structural interference). Reset integrators 13 1 and 13 2 is carried out with a step T p clock pulses generated by the decoder 20 block 6 code synchronization.
Результаты z1 и z2 интегрирования в квадратурных каналах фазового дискриминатора 8, пропорциональные величинам Acosφ и Asinφ, где А - амплитуда СП, поступают на выходной перемножитель 97, формирующий сигнал ошибки zд(φ), пропорциональный фазовому рассогласованию принимаемой структурной помехи и опорных сигналов частоты ω0. При этом составляющая z2 поступает на сигнальный вход перемножителя 97 непосредственно, а составляющая z1 поступает на опорный вход перемножителя 97 через решающий блок 141, осуществляющий преобразование вида sign(z1) (знаковая функция), т.е. формирующий оценку информационного символа помехи, благодаря чему исключается влияние цифровой модуляции D(t)∈[1,-1] структурной помехи на формирование сигнала ошибки zд(φ).The results of z 1 and z 2 integration in the quadrature channels of the phase discriminator 8, proportional to Acosφ and Asinφ, where A is the amplitude of the SP, are fed to the output multiplier 9 7 , which generates an error signal z d (φ) proportional to the phase mismatch of the received structural noise and the reference frequency signals ω 0 . In this case, the component z 2 directly enters the signal input of the multiplier 9 7 , and the component z 1 enters the reference input of the multiplier 9 7 through the decision block 14 1 , which performs the conversion of the form sign (z 1 ) (sign function), i.e. forming an estimate of the information symbol of the interference, thereby eliminating the influence of digital modulation D (t) ∈ [1, -1] structural interference on the formation of the error signal z d (φ).
Выходной сигнал петлевого фильтра 151, сглаживающего флуктуации сигнала ошибки zд(φ), обусловленные действием шума, используется для управления частотой и фазой опорных сигналов, формируемых подстраиваемым генератором 10 несущей частоты структурной помехи.The output signal of the loop filter 15 1 , smoothing out fluctuations in the error signal z d (φ) due to the action of noise, is used to control the frequency and phase of the reference signals generated by the tunable generator 10 of the carrier frequency of the structural noise.
Блок 6 кодовой синхронизации работает следующим образом. Сигнал с выхода сумматора 12 поступает на вход перемножителя 98, где перемножается с опорной инверсной кодовой последовательностью -d(t). Прямой код d(t)∈[1,-1] используется при формировании опорных видеочастотных сигналов I(f) и Q(t) в синтезаторе 19 опорных квадратурных сигналов. Оба кода (прямой и инверсный) формируются генератором 18 кода. Выходной сигнал перемножителя 98 интегрируется на интервалах, равных периоду Тп повторения ШПС, в результате чего на выходе интегратора 133 образуется сигнал ошибки, поступающий на сигнальный вход перемножителя 99. С помощью перемножителя 99 исключается влияние цифровой модуляции структурной помехи на формирование сигнала ошибки, пропорционального временному рассогласованию принятой СП и опорных квадратурных сигналов I(t) и Q(t). Достигается это путем подачи на опорный вход перемножителя 99 оценки информационного символа с выхода решающего блока 141. Петлевой фильтр 152 сглаживает флуктуации сигнала ошибки, формируя управляющий сигнал для управляемого фазовращателя 17. Меандровый сигнал тактовой частоты fт=1/T формируется делителем 21 частоты путем деления несущей частоты f0:fт=f0/m, m - целое.Block 6 code synchronization operates as follows. The signal from the output of the adder 12 is fed to the input of the multiplier 9 8 , where it is multiplied with the reference inverse code sequence -d (t). The direct code d (t) ∈ [1, -1] is used in the formation of the reference video frequency signals I (f) and Q (t) in the synthesizer 19 reference quadrature signals. Both codes (direct and inverse) are generated by the code generator 18. The output signal of the multiplier 9 8 is integrated at intervals equal to the period T p of the repeating of the NPS, as a result of which an error signal is generated at the output of the integrator 13 3 , which is fed to the signal input of the multiplier 9 9 . Using the multiplier 9 9 eliminates the influence of digital modulation of structural noise on the formation of an error signal proportional to the time mismatch of the received SP and reference quadrature signals I (t) and Q (t). This is achieved by applying to the reference input of the multiplier 9 9 evaluation of the information symbol from the output of the decision block 14 1 . The loop filter 15 2 smooths out fluctuations in the error signal, forming a control signal for the controlled phase shifter 17. The meander signal of the clock frequency f t = 1 / T is formed by the frequency divider 21 by dividing the carrier frequency f 0 : f t = f 0 / m, m is an integer.
На вход генератора 18 кода меандровый сигнал тактовой частоты поступает через управляемый фазовращатель 17. Формируемая генератором 18 кода кодовая последовательность (прямой код d(t)) поступает на вход синтезатора 19 опорных квадратурных сигналов, определяя знак приращения фазы π/2 на интервалах, равных длительности Т элемента кода.The meander clock signal is input to the code generator 18 through a controlled phase shifter 17. The code sequence generated by the code generator 18 (direct code d (t)) is input to the synthesizer 19 of the reference quadrature signals, determining the sign of the phase increment π / 2 at intervals equal to the duration T code element.
С выходов синтезатора 19 опорные квадратурные сигналы I(t) и Q(t) поступают соответственно на перемножители 93 и 96, 94 и 95 фазового дискриминатора 8 блока 5 фазовой синхронизации, а также на перемножители 912 и 913 модулятора 2. Дешифратор 20, подключенный к генератору 18 кода, формирует синхроимпульсы с частотой повторения Fп=1/Тп для интеграторов 131, 132 и 133 фазового и временного дискриминаторов 8 и 16, а также для интегратора 134 блока 7 оценки амплитуды.From the outputs of the synthesizer 19, the reference quadrature signals I (t) and Q (t) are respectively supplied to the multipliers 9 3 and 9 6 , 9 4 and 9 5 of the phase discriminator 8 of the phase synchronization unit 5, as well as to the multipliers 9 12 and 9 13 of the modulator 2 The decoder 20, connected to the code generator 18, generates clock pulses with a repetition frequency F p = 1 / T p for integrators 13 1 , 13 2 and 13 3 phase and time discriminators 8 and 16, as well as for integrator 13 4 block 7 amplitude estimation .
Блок 7 оценки амплитуды работает следующим образом. Результат z1 интегрирования в синфазном канале фазового дискриминатора 8 поступает на сигнальный вход перемножителя 910 через аттенюатор 22, формирующий оценку амплитуды СП: DA=2z1/М, где М=ТП/ТД - число отсчетов на интервале интегрирования, ТД - интервал дискретизации. На опорный вход перемножителя 910 поступает оценка информационного символа D с выхода решающего блока 141, благодаря чему исключается влияние цифровой модуляции СП на формирование оценки амплитуды структурной помехи. Фильтр нижних частот 23 служит для сглаживания флуктуации оценки амплитуды А помехи. При превышении оценкой амплитуды А заданного порогового уровня на выходе порогового элемента 24 формируется команда на включение блока 3 режекции в тракт приема полезного сигнала.Block 7 estimation of the amplitude operates as follows. The integration result z 1 in the in-phase channel of the phase discriminator 8 is fed to the signal input of the multiplier 9 10 through the attenuator 22, forming an estimate of the amplitude of the joint venture: DA = 2z 1 / M, where M = T P / T D is the number of samples on the integration interval, T D - sampling interval. The reference input of the multiplier 9 10 receives the evaluation of the information symbol D from the output of the decision block 14 1 , thereby eliminating the influence of digital modulation of the SP on the formation of an estimate of the amplitude of the structural noise. The low-pass filter 23 serves to smooth out fluctuations in the estimate of the amplitude A of the interference. If the estimate exceeds the amplitude A of the specified threshold level at the output of the threshold element 24, a command is generated to enable the block 3 of the notch in the path of the reception of the useful signal.
Интегратор 134 осуществляет интегрирование поступающей на его вход синфазной составляющей сжатой по спектру структурной помехи на интервалах, равных длительности элемента Т. При этом на первый синхронизирующий вход интегратора 134 поступают синхроимпульсы тактовой частоты fт с выхода делителя 21 частоты, что обеспечивает установку на выходе интегратора 134 текущего значения результата интегрирования z1k на интервале 0<t≤kТ, k=1, 2, …, N, где N - длина кода. Результат интегрирования z1k поступает на вход решающего блока 142, осуществляющего оценку информационного символа структурной помехи Dk на момент t=kТ путем выполнения преобразования вида sign(z1k). Перемножитель 811 формирует оценку амплитуды СП с использованием оценки информационного символа Dk, которая используется в модуляторе 2 для формирования копии структурной помехи.The integrator 13 4 integrates the common-mode component arriving at its input and is compressed over the spectrum of structural noise at intervals equal to the duration of the element T. In this case, the first synchronizing input of the integrator 13 4 receives clock pulses f t from the output of the frequency divider 21, which ensures installation at the output integrator 13 4 the current value of the integration result z 1k in the
Модулятор 2 работает следующим образом. Перемножители 912 и 913 осуществляют формирование квадратурных составляющих копии структурной помехи путем перемножения опорных видеочастотных сигналов I(t) и Q(t), вырабатываемых синтезатором 19, с опорными квадратурными сигналами cos(ω0t) и sin(ω0t) соответственно, формируемыми подстраиваемым генератором 10 несущей частоты.Modulator 2 operates as follows. The multipliers 9 12 and 9 13 generate the quadrature components of the copy of the structural noise by multiplying the reference video-frequency signals I (t) and Q (t) generated by the synthesizer 19 with the reference quadrature signals cos (ω 0 t) and sin (ω 0 t), respectively generated by the tunable carrier frequency generator 10.
В перемножителе 914 формируется копия структурной помехи с точностью до амплитуды (с учетом цифровой модуляции СП) путем перемножения выходного сигнала единичной амплитуды вычитателя 112 и оценки амплитуды, сформированной перемножителем 911. Выходной сигнал блока 3 режекции представляет собой очищенный от помехи полезный сигнал, который поступает на второй вход коммутатора 4.A multiplier of structural interference is generated in the multiplier 9 14 up to the amplitude (taking into account the digital modulation of the SP) by multiplying the output signal of the unit amplitude of the subtractor 11 2 and estimating the amplitude generated by the multiplier 9 11 . The output signal of the block 3 rejection is cleaned from interference useful signal, which is fed to the second input of the switch 4.
Коммутатор 4 по команде с выхода порогового элемента 24 осуществляет "включение блока 3 режекции в тракт приема полезного сигнала.The switch 4 on command from the output of the threshold element 24 carries out the "inclusion unit 3 notch in the path of receiving a useful signal.
В установившемся режиме работы устройства степень подавления структурной помехи определяется точностью слежения за задержкой и фазой СП (точностью систем кодовой и фазовой синхронизации), а также точностью оценки амплитуды и информационных символов СП.In the steady state of the device, the degree of suppression of structural interference is determined by the accuracy of tracking the delay and phase of the SP (the accuracy of the code and phase synchronization systems), as well as the accuracy of estimating the amplitude and information symbols of the SP.
На фиг.2 представлены результаты имитационного моделирования устройства компенсации структурных помех для приемников шумоподобных сигналов с минимальной частотной манипуляцией для случая отсутствия шума: зависимость нормированной по значению А структурной помехи на выходе устройства компенсации от времени при параметрах СП N=16383, Тп=40 мс. Как видно из рисунка, по завершении переходного процесса (при выбранных параметрах следящих фильтров и ФНЧ 23 блока 7 оценки амплитуды время переходного процесса составляет около 1 с) устройство обеспечивает подавление СП около 60 дБ. При наличии шума степень подавления структурной помехи определяется погрешностью оценок амплитуды, задержки и фазы СП. Так в случае, когда ошибка измерения амплитуды составляет 1%, задержки - 0,01T и фазы - 0,01 фазового цикла (среднеквадратические значения), подавление СП составляет около 40 дБ.Figure 2 presents the results of a simulation of a device for compensating for structural noise for receivers of noise-like signals with minimal frequency manipulation for the case of no noise: the dependence of the normalized value A of the structural noise at the output of the compensation device on time for SP parameters N = 16383, T p = 40 ms . As can be seen from the figure, at the end of the transition process (with the selected parameters of the tracking filters and the low-pass filter 23 of the amplitude estimation block 7, the transition process is about 1 s), the device provides a suppression of the SP of about 60 dB. In the presence of noise, the degree of suppression of structural interference is determined by the error in the estimates of the amplitude, delay, and phase of the SP. So in the case when the error in measuring the amplitude is 1%, the delay is 0.01 T and the phase is 0.01 phase cycle (rms values), the suppression of the SP is about 40 dB.
Заявляемое устройство может быть реализовано на современной цифровой элементной базе, в частности, с использованием программируемых логических интегральных схем (ПЛИС).The inventive device can be implemented on a modern digital element base, in particular, using programmable logic integrated circuits (FPGA).
Пример цифровой реализации синтезатора опорных квадратурных сигналов с использованием накапливающего сумматора (аккумулятора фазы) и постоянного запоминающего устройства для хранения отсчетов квадратурных сигналов приведен в монографии [Цифровые системы фазовой синхронизации. / М.И.Жодзишский, С.Ю.Сила-Новицкий, В.А.Прасолов и др.; Под ред. М.И.Жодзишского. - М.: Сов. Радио, 1980. - с.55-57].An example of a digital implementation of a synthesizer of reference quadrature signals using an accumulating adder (phase accumulator) and read-only memory for storing samples of quadrature signals is given in the monograph [Digital phase synchronization systems. / M.I.Zhodzishsky, S.Yu.Sila-Novitsky, V.A. Prasolov and others; Ed. M.I.Zhodzishsky. - M .: Owls. Radio, 1980. - p. 55-57].
По сравнению с устройством-прототипом предлагаемое устройство позволяет повысить эффективность компенсации структурной помехи за счет высокой точности фазовой и кодовой синхронизации, а также обеспечивает подавление СП в реальном масштабе времени.Compared with the prototype device, the proposed device can improve the compensation of structural interference due to the high accuracy of phase and code synchronization, and also provides suppression of SP in real time.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2010118571/08A RU2450445C2 (en) | 2010-05-07 | 2010-05-07 | Device to compensate structural noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2010118571/08A RU2450445C2 (en) | 2010-05-07 | 2010-05-07 | Device to compensate structural noise |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2010118571A RU2010118571A (en) | 2011-11-20 |
| RU2450445C2 true RU2450445C2 (en) | 2012-05-10 |
Family
ID=45316295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2010118571/08A RU2450445C2 (en) | 2010-05-07 | 2010-05-07 | Device to compensate structural noise |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2450445C2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2534221C1 (en) * | 2013-03-27 | 2014-11-27 | Федеральное Государственное Автономное Образовательное Учреждение Высшего Профессионального Образования "Сибирский Федеральный Университет" (Сфу) | Structural interference compensation device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2122283C1 (en) * | 1996-07-22 | 1998-11-20 | Самсунг Электроникс Ко., Лтд. | Method for suppression of structural noise in receiver of base station in communication system with code channel separation and device which implements said method |
| RU2143781C1 (en) * | 1999-01-10 | 1999-12-27 | Воронежский научно-исследовательский институт связи | Noise correction device for broad-band phase-keyed signal receiver |
| EP1361720A1 (en) * | 2002-05-09 | 2003-11-12 | Sony United Kingdom Limited | MCM receiver with burst noise suppression |
-
2010
- 2010-05-07 RU RU2010118571/08A patent/RU2450445C2/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2122283C1 (en) * | 1996-07-22 | 1998-11-20 | Самсунг Электроникс Ко., Лтд. | Method for suppression of structural noise in receiver of base station in communication system with code channel separation and device which implements said method |
| RU2143781C1 (en) * | 1999-01-10 | 1999-12-27 | Воронежский научно-исследовательский институт связи | Noise correction device for broad-band phase-keyed signal receiver |
| EP1361720A1 (en) * | 2002-05-09 | 2003-11-12 | Sony United Kingdom Limited | MCM receiver with burst noise suppression |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2534221C1 (en) * | 2013-03-27 | 2014-11-27 | Федеральное Государственное Автономное Образовательное Учреждение Высшего Профессионального Образования "Сибирский Федеральный Университет" (Сфу) | Structural interference compensation device |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2010118571A (en) | 2011-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2431919C1 (en) | Correlation receiver of noise-like signals | |
| RU159121U1 (en) | ADAPTIVE AUTOCORRELATION SIGNAL DEMODULATOR WITH RELATIVE PHASE MANIPULATION | |
| RU2450445C2 (en) | Device to compensate structural noise | |
| Vali et al. | Analysis of a chaos-based non-coherent delay lock tracking loop | |
| CN106341123B (en) | A kind of filtering method and device of single tone jamming | |
| Boiko et al. | Farrow Interpolator Features in QPSK Telecommunication Devices | |
| RU186407U1 (en) | Relative phase modulation adaptive pseudo random signal demodulator | |
| CN109743075B (en) | Three-ring linkage non-homologous spread spectrum code tracking loop synchronization device and method | |
| RU2271071C2 (en) | Method and device for demodulating relative phase modulated signals | |
| RU2307474C1 (en) | Method for receipt of noise-like signals with minimal frequency manipulation | |
| Bhattacharyya et al. | Zero crossing algorithm based phase recovery for DPLL based wireless communication | |
| RU2248097C2 (en) | Method for transmitting information | |
| RU2534221C1 (en) | Structural interference compensation device | |
| RU2357359C2 (en) | Device for synchronising receiver of noise-like signals with minimal frequency-shift keying | |
| Hamkins et al. | Telemetry ranging: Signal processing | |
| Krivić et al. | Fpga implementation of BPSK modem for telemetry systems operating in noisy environments | |
| RU2325041C1 (en) | Noise signal frequency tracker | |
| JP4408446B2 (en) | Method for transmitting and receiving QAM signals with low signal-to-noise ratio | |
| Maya et al. | A high data rate BPSK receiver implementation in FPGA for high dynamics applications | |
| RU2548010C1 (en) | Correlation receiver of noise-like signals with minimum frequency modulation | |
| CN108508460B (en) | GNSS signal carrier tracking method and device | |
| CN111212006A (en) | Signal demodulation system and demodulation method | |
| WO2015143274A1 (en) | A filter that minimizes in-band noise and maximizes detection sensitivity of exponentially-modulated signals | |
| Maghawry et al. | FPGA-based coherent MSK spread spectrum modem for small satellites TT&C transponders | |
| RU2684605C1 (en) | Method for demodulation of short-time signals with multilevel absolute phase modulation in fading conditions |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20150508 |