RU2362266C1 - Self-synchronising single-stage d flip-flop with high active level of control signal - Google Patents
Self-synchronising single-stage d flip-flop with high active level of control signal Download PDFInfo
- Publication number
- RU2362266C1 RU2362266C1 RU2007141583/09A RU2007141583A RU2362266C1 RU 2362266 C1 RU2362266 C1 RU 2362266C1 RU 2007141583/09 A RU2007141583/09 A RU 2007141583/09A RU 2007141583 A RU2007141583 A RU 2007141583A RU 2362266 C1 RU2362266 C1 RU 2362266C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- inputs
- output
- group
- self
- Prior art date
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
Description
Самосинхронный однотактный D-триггер с высоким активным уровнем сигнала управления относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных триггерных, регистровых и вычислительных устройств, систем цифровой обработки информации.Self-synchronous single-cycle D-flip-flop with a high active level of the control signal refers to pulse and computer technology and can be used to build self-synchronous trigger, register and computing devices, digital information processing systems.
Известен D-триггер [1], содержащий четыре элемента И-НЕ и инвертор.Known D-trigger [1] containing four AND-NOT elements and an inverter.
Недостаток известного устройства - отсутствие средств индикации окончания переходных процессов.A disadvantage of the known device is the lack of means for indicating the end of transients.
Наиболее близким к предлагаемому решению по технической сущности и принятым в качестве прототипа является самосинхронный RS-триггер [2], содержащий бистабильную ячейку на элементах ИЛИ-И-НЕ с парафазным кодированием информационных входов или выходов и индикаторный элемент ИЛИ-И-НЕ.The closest to the proposed solution by technical nature and adopted as a prototype is a self-synchronous RS-trigger [2] containing a bistable cell on the elements OR-AND-NOT with paraphase coding of information inputs or outputs and an indicator element OR-AND-NOT.
Недостаток прототипа - работа только с данными, представленными в парафазном коде, что удваивает число информационных связей между многоразрядным источником входной информации и регистром на базе данного триггера и не позволяет использовать его в качестве элемента интерфейса между синхронными и самосинхронными схемами.The disadvantage of the prototype is that it only works with data presented in a paraphase code, which doubles the number of information links between a multi-bit source of input information and a register based on this trigger and does not allow using it as an interface element between synchronous and self-synchronous circuits.
Задача, решаемая в изобретении, заключается в обеспечении самосинхронной реализации однотактного D-триггера с однофазным информационным входом и высоким активным уровнем сигнала управления, гарантирующей работоспособность триггера при любых задержках составляющих его элементов.The problem solved in the invention is to provide a self-synchronous implementation of a single-cycle D-flip-flop with a single-phase information input and a high active control signal level, which guarantees the operability of the trigger for any delays of its constituent elements.
Это достигается тем, что в триггере, содержащем бистабильную ячейку, индикаторный элемент, информационный вход, управляющий вход, прямой и инверсный информационные выходы и индикаторный выход, введены инвертор на информационном входе и элемент ИЛИ-И-НЕ, а бистабильная ячейка и индикаторный элемент реализованы на элементах ИЛИ-И-НЕ, информационный вход подключен к входу инвертора, второму входу первой группы входов ИЛИ первого элемента ИЛИ-И-НЕ, первому входу первой группы входов ИЛИ третьего элемента ИЛИ-И-НЕ и первому входу первой группы входов ИЛИ четвертого элемента ИЛИ-И-НЕ, управляющий вход соединен с входом второй группы входов ИЛИ первого элемента ИЛИ-И-НЕ, выход которого подключен ко вторым входам первых групп входов ИЛИ второго и третьего элементов ИЛИ-И-НЕ и третьим входам первой и второй групп входов ИЛИ четвертого элемента ИЛИ-И-НЕ, выход инвертора подключен к первым входам первых групп входов ИЛИ первого и второго элементов ИЛИ-И-НЕ и первому входу второй группы входов ИЛИ четвертого элемента ИЛИ-И-НЕ, выход второго элемента ИЛИ-И-НЕ подключен ко второму входу первой группы входов ИЛИ четвертого элемента ИЛИ-И-НЕ, входу второй группы входов ИЛИ третьего элемента ИЛИ-И-НЕ и прямому информационному выходу триггера, выход третьего элемента ИЛИ-И-НЕ соединен со вторым входом второй группы входов ИЛИ четвертого элемента ИЛИ-И-НЕ, входом второй группы входов ИЛИ второго элемента ИЛИ-И-НЕ и инверсным информационным выходом триггера, выход четвертого элемента ИЛИ-И-НЕ подключен к индикаторному выходу триггера.This is achieved by the fact that in the trigger containing a bistable cell, an indicator element, an information input, a control input, direct and inverse information outputs and an indicator output, an inverter at the information input and an OR-AND-NOT element are introduced, and the bistable cell and indicator element are implemented on the elements OR-AND-NOT, the information input is connected to the inverter input, the second input of the first group of inputs OR the first element OR-AND-NOT, the first input of the first group of inputs OR the third element OR-AND-NOT and the first input of the first group inputs OR of the fourth element OR-AND-NOT, the control input is connected to the input of the second group of inputs OR of the first element OR-AND-NOT, the output of which is connected to the second inputs of the first groups of inputs OR of the second and third elements OR-AND-NOT and the third inputs of the first and the second group of inputs OR of the fourth element OR-AND-NOT, the inverter output is connected to the first inputs of the first groups of inputs OR of the first and second elements OR-AND-NOT and the first input of the second group of inputs OR of the fourth element OR-AND-NOT, the output of the second element OR-AND-NOT connected to the second input ne the first group of inputs OR of the fourth element OR-AND-NOT, the input of the second group of inputs OR of the third element OR-AND-NOT and the direct information output of the trigger, the output of the third element OR-AND-NOT connected to the second input of the second group of inputs OR of the fourth element OR- AND-NOT, by the input of the second group of inputs OR of the second element OR-AND-NOT and the inverse information output of the trigger, the output of the fourth element OR-AND-NOT is connected to the indicator output of the trigger.
Предлагаемое устройство удовлетворяет критерию "существенные отличия". Использование элементов ИЛИ-И-НЕ и инверторов для реализации D-триггера известно. Однако использование их в данном случае позволило достичь эффекта, выраженного целью изобретения.The proposed device meets the criterion of "significant differences". The use of OR-AND-NOT elements and inverters to implement a D-trigger is known. However, their use in this case allowed to achieve the effect expressed by the purpose of the invention.
Поскольку введенные конструктивные связи в аналогичных технических решениях не известны, устройство может считаться имеющим существенные отличия.Since the introduced structural connections in similar technical solutions are not known, the device can be considered to have significant differences.
На фиг.1 изображена схема самосинхронного однотактного D-триггера с однофазным входом данных.Figure 1 shows a diagram of a self-synchronous single-cycle D-flip-flop with a single-phase data input.
Схема D-триггера содержит инвертор 1, четыре элемента ИЛИ-И-НЕ 2-5, информационный вход 6, управляющий вход 7, прямой информационный выход 8, инверсный информационный выход 9 и индикаторный выход 10, информационный вход 6 подключен к входу инвертора 1, второму входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ 2, первому входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ 4 и первому входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ 5, управляющий вход 7 соединен с входом второй группы входов ИЛИ элемента ИЛИ-И-НЕ 2, выход которого подключен ко вторым входам первых групп входов ИЛИ элементов ИЛИ-И-НЕ 3 и 4 и третьим входам первой и второй групп входов ИЛИ элемента ИЛИ-И-НЕ 5, выход инвертора 1 подключен к первым входам первых групп входов ИЛИ элементов ИЛИ-И-НЕ 2 и 3 и первому входу второй группы входов ИЛИ элемента ИЛИ-И-НЕ 5, выход элемента ИЛИ-И-НЕ 3 подключен ко второму входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ 5, входу второй группы входов ИЛИ элемента ИЛИ-И-НЕ 4 и прямому информационному выходу триггера 8, выход элемента ИЛИ-И-НЕ 4 соединен со вторым входом второй группы входов ИЛИ элемента ИЛИ-И-НЕ 5, входом второй группы входов ИЛИ элемента ИЛИ-И-НЕ 3 и инверсным информационным выходом триггера 9, выход элемента ИЛИ-И-НЕ 5 подключен к индикаторному выходу триггера 10.The D-trigger circuit contains an
Схема работает следующим образом. Запись нового состояния с информационного входа 6 в бистабильную ячейку, образованную элементами 3 и 4, обеспечивается подачей на управляющий вход 7 активного высокого уровня. Выход элемента 2 переключается в низкое состояние, открывая тем самым входы бистабильной ячейки на элементах 3 и 4. Если на информационном входе 6 низкий уровень, элемент ИЛИ-И-НЕ 3 переключится в состояние "1", а элемент ИЛИ-И-НЕ 4 - в состояние "0". При этом индикаторный выход 10 переходит в состояние "1". При низком уровне сигнала на управляющем входе 7 выход элемента 2 переключается в высокое состояние и бистабильная ячейка запирается по входам, сохраняя состояние своих выходов. При этом индикаторный выход 10 перейдет в состояние "0". Элемент 5 выполняет функцию индикатора окончания переходных процессов во всех элементах однотактного D-триггера и регулятора фаз его переключения. Значение "1" на выходе элемента 5 свидетельствует об окончании переключения триггера в рабочую фазу, а значение "0" - об окончании переключения триггера в спейсер - фазу хранения своего состояния, обеспечивая тем самым самосинхронность его функционирования.The scheme works as follows. Recording a new state from the
Особенности данной схемы по сравнению с прототипом следующие.The features of this scheme in comparison with the prototype are as follows.
Информационный вход триггера является однофазным, что позволяет использовать D-триггер в качестве элемента интерфейса между синхронной и самосинхронной схемами. Уточненный индикаторный выход фиксирует момент окончания переходных процессов во всех элементах триггера, как тех, которые были в составе прототипа, так и вновь введенных, что обеспечивает индикацию всех элементов в составе самосинхронной схемы.The trigger information input is single-phase, which allows the use of a D-trigger as an interface element between synchronous and self-synchronous circuits. The updated indicator output captures the moment of the end of transient processes in all trigger elements, both those that were part of the prototype and newly introduced, which provides an indication of all elements in the self-synchronous circuit.
Таким образом, предлагаемое устройство обеспечивает самосинхронную работу однотактного D-триггера с однофазным информационным входом и высоким активным уровнем сигнала управления. Цель изобретения достигнута.Thus, the proposed device provides self-synchronous operation of a single-cycle D-flip-flop with a single-phase information input and a high active level of the control signal. The objective of the invention is achieved.
Кроме того, предлагаемый однотактный D-триггер позволяет вдвое сократить число информационных связей между многоразрядным источником входной информации и регистром на базе данного самосинхронного D-триггера.In addition, the proposed single-cycle D-trigger allows you to halve the number of information links between a multi-bit source of input information and a register based on this self-synchronous D-trigger.
Данный однотактный D-триггер не имеет входов установки "0" и "1", что в ряде практических случаев является существенным недостатком. Однако предлагаемый вариант легко преобразуется в триггер с предустановкой.This single-cycle D-flip-flop does not have the inputs of the “0” and “1” settings, which in a number of practical cases is a significant drawback. However, the proposed option is easily converted to a trigger with a preset.
На фиг.2 изображена схема самосинхронного однотактного D-триггера с высоким активным уровнем сигнала управления с входом установки нуля 11. Схема отличается от схемы на фиг.1 тем, что вторая группа входов ИЛИ элемента ИЛИ-И-НЕ 3 содержит два входа, первый из которых подключен к входу установки нуля 11, а второй - к выходу элемента ИЛИ-И-НЕ 4, как и в схеме на фиг.1. Установка нуля осуществляется подачей на управляющий вход 7 низкого уровня, а на вход установки 11 - высокого уровня. В результате выход элемента 2 переключается в состояние высокого уровня, выход элемента ИЛИ-И-НЕ 3, формирующий прямой выход триггера 9, переключается в состояние логического нуля (низкий уровень), а элемент ИЛИ-И-НЕ 4, формирующий инверсный выход триггера 8, вслед за этим переходит в состояние высокого уровня, завершая установку.Figure 2 shows a diagram of a self-synchronous single-cycle D-flip-flop with a high active level of the control signal with a zero
На фиг.3 изображена схема самосинхронного однотактного D-триггера с высоким активным уровнем сигнала управления с установкой единицы 11. Схема отличается от схемы на фиг.1 тем, что вторая группа входов ИЛИ элемента ИЛИ-И-НЕ 4 содержит два входа, первый из которых подключен к входу установки единицы 11, а второй - к выходу элемента ИЛИ-И-НЕ 3, как и в схеме на фиг.1. Установка единицы осуществляется подачей на управляющий вход 7 низкого уровня, а на вход установки 11 - высокого уровня. В результате выход элемента 2 переключается в состояние высокого уровня, выход элемента ИЛИ-И-НЕ 4, формирующий инверсный выход триггера 8, переключается в состояние логического нуля (низкий уровень), а выход элемента ИЛИ-И-НЕ 3, формирующий прямой выход триггера 9, вслед за этим переходит в состояние высокого уровня.Figure 3 shows a diagram of a self-synchronous single-cycle D-flip-flop with a high active level of the control signal with setting
На фиг.4 изображена схема самосинхронного однотактного D-триггера с высоким активным уровнем сигнала управления с установкой единицы и нуля. Схема отличается от схемы на фиг.2 тем, что вторая группа входов ИЛИ элемента ИЛИ-И-НЕ 4 содержит два входа, первый из которых подключен к входу установки единицы 12, а второй - к выходу элемента ИЛИ-И-НЕ 4, как и в схеме на фиг.1. Установка нуля или единицы осуществляется способом, описанным выше. Одновременная подача на входы установки нуля 11 и единицы 12 низкого уровня запрещена.Figure 4 shows a diagram of a self-synchronous single-cycle D-flip-flop with a high active level of the control signal with the setting of unity and zero. The circuit differs from the circuit in figure 2 in that the second group of inputs OR of the OR-AND-
На фиг.5 изображена схема самосинхронного однотактного D-триггера с высоким активным уровнем сигнала управления с однофазным входом данных и фазовым выходом 11, подключенным к выходу элемента ИЛИ-И-НЕ 2. Фазовый (инициирующий фазу работы D-триггера) выход служит для ускорения срабатывания устройства-источника информационного сигнала: разрешение на его переход в противоположную фазу работы выдается сразу, как только переключится элемент ИЛИ-И-НЕ 2 в составе триггера после прихода нового значения на управляющий вход 7, без ожидания окончания переключения остальных элементов в составе схемы триггера. Аналогичный выход может использоваться и во всех остальных вариантах D-триггера, описанных выше.Figure 5 shows a diagram of a self-synchronous single-cycle D-flip-flop with a high active level of the control signal with a single-phase data input and
Источники информацииInformation sources
1. Шило В.Л. Популярные цифровые микросхемы: Справочник. 2-е изд., испр. - Челябинск: Металлургия, Челябинское отд., 1989. - рис.1.50а.1. Shilo V.L. Popular Digital Chips: A Guide. 2nd ed., Rev. - Chelyabinsk: Metallurgy, Chelyabinsk Department., 1989. - Fig. 1.50a.
2. Астахановский А.Г., Варшавский В.И., Мараховский В.Б. и др. Апериодические автоматы. // Под ред. В.И.Варшавского. - М.: Наука, 1976. - рис.2.7а.2. Astakhanovsky A.G., Varshavsky V.I., Marakhovsky V.B. and other aperiodic automata. // Ed. V.I. Warsaw. - M .: Nauka, 1976 .-- Fig. 2.7a.
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2007141583/09A RU2362266C1 (en) | 2007-11-12 | 2007-11-12 | Self-synchronising single-stage d flip-flop with high active level of control signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2007141583/09A RU2362266C1 (en) | 2007-11-12 | 2007-11-12 | Self-synchronising single-stage d flip-flop with high active level of control signal |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2007141583A RU2007141583A (en) | 2009-05-20 |
RU2362266C1 true RU2362266C1 (en) | 2009-07-20 |
Family
ID=41021313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2007141583/09A RU2362266C1 (en) | 2007-11-12 | 2007-11-12 | Self-synchronising single-stage d flip-flop with high active level of control signal |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2362266C1 (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009128746A1 (en) * | 2008-04-15 | 2009-10-22 | Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) | Self-timed trigger with single-rail data input |
RU2469470C1 (en) * | 2011-07-13 | 2012-12-10 | Учреждение Российской академии наук Институт проблем информатики РАН (ИПИ РАН) | Paraphase signal generator with control input high active level |
RU2693318C1 (en) * | 2018-11-21 | 2019-07-02 | Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) | Self-synchronizing dynamic single-cycle d-flip-flop with single spacer |
RU2693320C1 (en) * | 2018-11-21 | 2019-07-02 | Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) | Self-synchronizing dynamic single-cycle d-flip-flop with zero spacer |
RU2714106C1 (en) * | 2019-09-04 | 2020-02-11 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Trigger two-stage d trigger |
-
2007
- 2007-11-12 RU RU2007141583/09A patent/RU2362266C1/en active
Non-Patent Citations (1)
Title |
---|
АСТАХАНОВСКИЙ А.Г. и др. Апериодические автоматы, под редакцией Варшавского В.И. - М.: Наука, 1976, рис.2.7 (а). * |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009128746A1 (en) * | 2008-04-15 | 2009-10-22 | Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) | Self-timed trigger with single-rail data input |
US8324938B2 (en) | 2008-04-15 | 2012-12-04 | Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) | Self-timed trigger circuit with single-rail data input |
RU2469470C1 (en) * | 2011-07-13 | 2012-12-10 | Учреждение Российской академии наук Институт проблем информатики РАН (ИПИ РАН) | Paraphase signal generator with control input high active level |
RU2693318C1 (en) * | 2018-11-21 | 2019-07-02 | Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) | Self-synchronizing dynamic single-cycle d-flip-flop with single spacer |
RU2693320C1 (en) * | 2018-11-21 | 2019-07-02 | Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) | Self-synchronizing dynamic single-cycle d-flip-flop with zero spacer |
RU2714106C1 (en) * | 2019-09-04 | 2020-02-11 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) | Trigger two-stage d trigger |
Also Published As
Publication number | Publication date |
---|---|
RU2007141583A (en) | 2009-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100587652C (en) | Clock switching method and clock switching device | |
RU2362266C1 (en) | Self-synchronising single-stage d flip-flop with high active level of control signal | |
CN111147045B (en) | Zero clearing method and system for superconducting circuit | |
US8860468B1 (en) | Clock multiplexer | |
US7245168B2 (en) | Clock selection circuit and digital processing system for reducing glitches | |
CN101593221B (en) | Method and circuit for preventing different zone clocks from burr during dynamic switching | |
CN112667292B (en) | Asynchronous micro-pipeline controller | |
CN103546125A (en) | Multi-choice and burr-free clock switching circuit | |
RU2362267C1 (en) | Self-synchronising single-stage d flip-flop with low active level of control signal | |
US9317639B1 (en) | System for reducing power consumption of integrated circuit | |
RU2319297C1 (en) | D-trigger with self-synchronous preset | |
US20080012605A1 (en) | Glitch-free clock switcher | |
CN104579295A (en) | Clock dynamic switching circuit and method | |
RU2366080C2 (en) | Self-synchronising two-cycle d flip-flop with low active control signal level | |
RU2475952C1 (en) | Shaper of paraphase signal with low active level of control input | |
RU2469470C1 (en) | Paraphase signal generator with control input high active level | |
RU2365031C1 (en) | Self-synchronous duple d flip-flop with high active level of control signal | |
RU2405246C2 (en) | Self-synchronising trigger with single-phase information input | |
CN102468843A (en) | Digital delay line circuit and delay locked loop circuit | |
US11740651B2 (en) | Clock multiplexer device and clock switching method | |
RU2366081C1 (en) | G-trigger with paraphase inputs with zero spacer | |
RU2361359C1 (en) | Self-synchronising d-flip-flop | |
US10326452B2 (en) | Synchronizing a self-timed processor with an external event | |
RU2391772C2 (en) | Single-phase self-synchronising rs-trigger with pre-installation and control input | |
US7958323B1 (en) | Multithreading implementation for flops and register files |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TK4A | Correction to the publication in the bulletin (patent) |
Free format text: AMENDMENT TO CHAPTER -FG4A- IN JOURNAL: 20-2009 FOR TAG: (54) |
|
PD4A | Correction of name of patent owner | ||
PD4A | Correction of name of patent owner |