RU2319297C1 - D-trigger with self-synchronous preset - Google Patents
D-trigger with self-synchronous preset Download PDFInfo
- Publication number
- RU2319297C1 RU2319297C1 RU2006128929/09A RU2006128929A RU2319297C1 RU 2319297 C1 RU2319297 C1 RU 2319297C1 RU 2006128929/09 A RU2006128929/09 A RU 2006128929/09A RU 2006128929 A RU2006128929 A RU 2006128929A RU 2319297 C1 RU2319297 C1 RU 2319297C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- inputs
- group
- output
- information
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
Изобретение относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных триггерных, регистровых и вычислительных устройств, систем цифровой обработки информации.The invention relates to a pulse and computer technology and can be used to build self-synchronous trigger, register and computing devices, digital information processing systems.
Известен D-триггер с предустановкой [1], содержащий шесть элементов И-НЕ и входы информационный, синхросигнала и установки нуля и единицы.Known D-trigger with a preset [1], containing six elements AND NOT and information inputs, clock and zero and one.
Недостаток известного устройства - отсутствие средств индикации окончания переходных процессов, что не позволяет использовать его в составе самосинхронного регистра сдвига.A disadvantage of the known device is the lack of means to indicate the end of transients, which does not allow using it as part of a self-synchronous shift register.
Наиболее близким к предлагаемому решению по технической сущности и принятым в качестве прототипа является D-триггер с предустановкой [2], содержащий двухтактный триггер с предустановкой нуля и единицы и элемент индикации.Closest to the proposed solution by technical nature and adopted as a prototype is a D-trigger with a preset [2], containing a push-pull trigger with a preset of zero and one and an indication element.
Недостаток прототипа - обязательность использования парафазного кодирования информационного входа триггера.The disadvantage of the prototype is the mandatory use of paraphase coding of the trigger information input.
Задача, решаемая в изобретении, заключается в реализации двухтактного D-триггера с предустановкой, информационный вход которого может иметь как парафазное, так и парафазное со спейсером кодирование.The problem solved in the invention is to implement a push-pull D-flip-flop with a preset, the information input of which can have both paraphase and paraphase coding with a spacer.
Это достигается тем, что в D-триггере, содержащем два элемента И-ИЛИ-НЕ, парафазный со спейсером информационный вход, состоящий из прямой и инверсной составляющих, вход установки нуля, вход установки единицы, парафазный информационный выход, состоящий из прямой и инверсной составляющих, и индикаторный выход, причем выход первого элемента И-ИЛИ-НЕ подключен к инверсному информационному выходу и входу первой группы входов И второго элемента И-ИЛИ-НЕ, а выход второго элемента И-ИЛИ-НЕ подключен к прямому информационному выходу и входу первой группы входов И первого элемента И-ИЛИ-НЕ, введены управляющий вход, вход разрешения установки, два инвертора и три элемента ИЛИ-И-НЕ, инверсный информационный вход подключен к первому входу первой группы входов ИЛИ первого элемента ИЛИ-И-НЕ и первому входу третьей группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, прямой информационный вход подключен к третьему входу первой группы входов ИЛИ второго элемента ИЛИ-И-НЕ и третьему входу второй группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, управляющий вход подключен ко входу первого инвертора, выход которого соединен со вторыми входами первых групп входов ИЛИ первого и второго элементов ИЛИ-И-НЕ, вторыми входами вторых групп входов И первого и второго элементов И-ИЛИ-НЕ и вторыми входами второй, третьей и пятой групп входов ИЛИ третьего элемента ИЛИ-И-НЕ, вход установки нуля подключен к первому входу второй группы входов ИЛИ первого элемента ИЛИ-И-НЕ, вход установки единицы подключен к третьему входу второй группы входов ИЛИ второго элемента ИЛИ-И-НЕ, вход разрешения установки подключен ко вторым входам вторых групп входов ИЛИ первого и второго элементов ИЛИ-И-НЕ, выход первого элемента ИЛИ-И-НЕ подключен к первому входу второй группы входов ИЛИ второго элемента ИЛИ-И-НЕ, первому входу второй группы входов И первого элемента И-ИЛИ-НЕ и первым входам второй и четвертой групп входов ИЛИ третьего элемента ИЛИ-И-НЕ, выход второго элемента ИЛИ-И-НЕ подключен к третьему входу второй группы входов ИЛИ первого элемента ИЛИ-И-НЕ, первому входу второй группы входов И второго элемента И-ИЛИ-НЕ, второму входу первой группы входов ИЛИ третьего элемента ИЛИ-И-НЕ и третьему входу третьей группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, выход первого элемента И-ИЛИ-НЕ подключен к первому входу первой группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, выход второго элемента И-ИЛИ-НЕ подключен ко второму входу четвертой группы входов ИЛИ третьего элемента ИЛИ-И-НЕ, выход третьего элемента ИЛИ-И-НЕ соединен со входом второго инвертора, третьим входом первой группы входов ИЛИ первого элемента ИЛИ-И-НЕ и первым входом первой группы входов ИЛИ второго элемента ИЛИ-И-НЕ, выход второго инвертора подключен к индикаторному выходу и первому входу пятой группы входов ИЛИ третьего элемента ИЛИ-И-НЕ.This is achieved by the fact that in a D-flip-flop containing two AND-OR-NOT elements, an information input, phase-in and spacer, consisting of direct and inverse components, a zero-setting input, a unit-setting input, a para-phase information output, consisting of a direct and inverse components , and an indicator output, wherein the output of the first AND-OR-NOT element is connected to the inverse information output and the input of the first group of inputs AND of the second AND-OR-NOT element, and the output of the second AND-OR-NOT element is connected to the direct information output and the first input g groups of inputs AND of the first AND-OR-NOT element, a control input, installation enable input, two inverters and three OR-AND-NOT elements are introduced, an inverse information input is connected to the first input of the first group of inputs OR of the first OR-AND-NOT element and the first the input of the third group of inputs OR of the third element OR-AND-NOT, the direct information input is connected to the third input of the first group of inputs OR of the second element OR-AND-NOT and the third input of the second group of inputs OR of the third element OR-AND-NOT, the control input is connected to input of the first inverter, output which is connected to the second inputs of the first groups of inputs OR of the first and second elements OR-AND-NOT, the second inputs of the second groups of inputs And the first and second elements AND-OR-NOT and the second inputs of the second, third and fifth groups of inputs OR the third element OR-AND -NOT, the zero-setting input is connected to the first input of the second group of inputs OR of the first element OR-AND-NOT, the unit-setting input is connected to the third input of the second group of inputs OR of the second element OR-AND-NOT, the installation permission input is connected to the second inputs of the second groups inputs OR first and the second element OR-AND-NOT, the output of the first element OR-AND-NOT connected to the first input of the second group of inputs OR of the second element OR-AND-NOT, the first input of the second group of inputs AND the first element AND-OR-NOT and the first inputs of the second and the fourth group of inputs OR the third element OR-AND-NOT, the output of the second element OR-AND-NOT connected to the third input of the second group of inputs OR the first element OR-AND-NOT, the first input of the second group of inputs AND the second element AND-OR-NOT , the second input of the first group of inputs OR of the third element OR-AND-NOT and the third input of the third g groups of inputs OR of the third element OR-AND-NOT, the output of the first element AND-OR-NOT connected to the first input of the first group of inputs OR of the third element OR-AND-NOT, the output of the second element AND-OR-NOT connected to the second input of the fourth group of inputs OR of the third element OR-AND-NOT, the output of the third element OR-AND-NOT is connected to the input of the second inverter, the third input of the first group of inputs OR of the first element OR-AND-NOT and the first input of the first group of inputs OR of the second element OR-AND-NOT , the output of the second inverter is connected to the indicator output and the first input the fifth group of inputs OR the third element OR-AND-NOT.
Предлагаемое устройство удовлетворяет критерию "существенные отличия".The proposed device meets the criterion of "significant differences".
Использование элементов И-ИЛИ-НЕ, ИЛИ-И-НЕ и инверторов для реализации D-триггера с самосинхронной предустановкой известно. Однако использование их в данном случае позволило достичь эффекта, выраженного целью изобретения.The use of AND-OR-NOT, OR-AND-NOT elements and inverters to implement a D-trigger with a self-synchronous preset is known. However, their use in this case allowed to achieve the effect expressed by the purpose of the invention.
Поскольку введенные конструктивные связи в аналогичных технических решениях не известны, устройство может считаться имеющим существенные отличия.Since the introduced structural connections in similar technical solutions are not known, the device can be considered to have significant differences.
На чертеже изображена схема D-триггера с самосинхронной предустановкой.The drawing shows a diagram of a D-trigger with self-synchronous preset.
Схема D-триггера с самосинхронной предустановкой содержит инверторы 1-2, три элемента ИЛИ-И-НЕ 3-5, два элемента И-ИЛИ-НЕ 6-7, прямой 8 и инверсный 9 информационные входы с парафазным кодированием, вход установки нуля 10, вход установки единицы 11, вход разрешения установки 12, управляющий вход 13, прямой информационный выход 14, инверсный информационный выход 15 и индикаторный выход 16, инверсный информационный вход 9 подключен к первому входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ 3 и первому входу третьей группы входов ИЛИ элемента ИЛИ-И-НЕ 5, прямой информационный вход 8 подключен к третьему входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ 4 и третьему входу второй группы входов ИЛИ элемента ИЛИ-И-НЕ 5, управляющий вход 13 подключен ко входу первого инвертора 1, выход которого соединен со вторыми входами первых групп входов ИЛИ элементов ИЛИ-И-НЕ 3 и 4, вторыми входами вторых групп входов И элементов И-ИЛИ-НЕ 6 и 7 и вторыми входами второй, третьей и пятой групп входов ИЛИ элемента ИЛИ-И-НЕ 5, вход установки нуля 10 подключен к первому входу второй группы входов ИЛИ элемента ИЛИ-И-НЕ 3, вход установки единицы 11 подключен к третьему входу второй группы входов ИЛИ элемента ИЛИ-И-НЕ 4, вход разрешения установки 12 подключен ко вторым входам вторых групп входов ИЛИ элементов ИЛИ-И-НЕ 3 и 4, выход элемента ИЛИ-И-НЕ 3 подключен к первому входу второй группы входов ИЛИ элемента ИЛИ-И-НЕ 4, первому входу второй группы входов И элемента И-ИЛИ-НЕ 6 и первым входам второй и четвертой групп входов ИЛИ элемента ИЛИ-И-НЕ 5, выход элемента ИЛИ-И-НЕ 4 подключен к третьему входу второй группы входов ИЛИ элемента ИЛИ-И-НЕ 3, первому входу второй группы входов И элемента И-ИЛИ-НЕ 7, второму входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ 5 и третьему входу третьей группы входов ИЛИ элемента ИЛИ-И-НЕ 5, выход элемента И-ИЛИ-НЕ 7 подключен ко входу первой группы входов И элемента И-ИЛИ-НЕ 6, первому входу первой группы входов ИЛИ элемента ИЛИ-И-НЕ 5 и прямому информационному выходу 14, выход элемента И-ИЛИ-НЕ 6 подключен ко входу первой группы входов И элемента И-ИЛИ-НЕ 7, второму входу четвертой группы входов ИЛИ элемента ИЛИ-И-НЕ 5 и инверсному информационному выходу 15, выход элемента ИЛИ-И-НЕ 5 соединен со входом инвертора 2, третьим входом первой группы входов ИЛИ элемента ИЛИ-И-НЕ 3 и первым входом первой группы входов ИЛИ элемента ИЛИ-И-НЕ 4, выход инвертора 2 подключен к индикаторному выходу 16 и первому входу пятой группы входов ИЛИ элемента ИЛИ-И-НЕ 5.The D-flip-flop circuit with a self-synchronous preset contains inverters 1-2, three elements OR-AND-NOT 3-5, two elements AND-OR-NOT 6-7, direct 8 and inverse 9 information inputs with phase encoding, zero input 10 , unit installation input 11, installation permission input 12, control input 13, direct information output 14, inverse information output 15 and indicator output 16, inverse information input 9 is connected to the first input of the first group of inputs OR of the element OR-AND-NOT 3 and the first the input of the third group of inputs OR element OR-AND-NOT 5, direct information input 8 is connected to the third input of the first group of inputs OR element OR-AND-NOT 4 and the third input of the second group of inputs OR element OR-AND-NOT 5, the control input 13 is connected to the input of the first inverter 1, the output of which is connected to the second inputs of the first groups of inputs OR elements OR-AND-NOT 3 and 4, second inputs of second groups of inputs AND elements AND-OR-NOT 6 and 7 and second inputs of the second, third and fifth groups of inputs OR elements OR-AND-NOT 5, zero-setting input 10 is connected to the first input of the second group of inputs OR element OR-AND-NOT 3, the input is set unit 11 ki is connected to the third input of the second group of inputs OR of the OR-AND-NOT 4 element, the enable input of installation 12 is connected to the second inputs of the second groups of inputs OR of the OR-AND-NOT 3 and 4 elements, the output of the OR-AND-NOT 3 element is connected to the first input of the second group of inputs OR element OR-AND-NOT 4, the first input of the second group of inputs AND element AND-OR-NOT 6 and the first inputs of the second and fourth groups of inputs OR element OR-AND-NOT 5, the output of the element OR-AND -NOT 4 connected to the third input of the second group of inputs OR element OR-AND-NOT 3, the first input of the second group of inputs AND elem ent AND-OR-NOT 7, the second input of the first group of inputs OR element OR-AND-NOT 5 and the third input of the third group of inputs OR element OR-AND-NOT 5, the output of the element AND-OR-NOT 7 is connected to the input of the first group of inputs And the AND-OR-NOT 6 element, the first input of the first group of inputs OR of the OR-AND-NOT 5 element and the direct information output 14, the output of the AND-OR-NOT 6 element is connected to the input of the first group of inputs AND the AND-OR-NOT 7 element , the second input of the fourth group of inputs OR element OR-AND-NOT 5 and the inverse information output 15, the output of the element OR-AND-NOT 5 is connected to the input and 2, the third input of the first group of inputs OR element OR-AND-NOT 3 and the first input of the first group of inputs OR element OR-AND-NOT 4, the output of inverter 2 is connected to indicator output 16 and the first input of the fifth group of inputs OR element OR-AND -NOT 5.
Особенности данной схемы по сравнению с прототипом следующие.The features of this scheme in comparison with the prototype are as follows.
Ввод входа управления позволил расширить функциональные возможности триггера, разрешив использовать информационный вход как в парафазном, так и в парафазном со спейсером кодировании. Использование входа разрешения установки обеспечивает последовательную смену состояний индикаторного выхода триггера при установке нуля или единицы, что необходимо для самосинхронного применения триггера.The input of the control input allowed expanding the functionality of the trigger, allowing the use of the information input both in paraphase and in paraphase with spacer coding. Using the installation permission input provides a sequential change in the states of the indicator output of the trigger when setting zero or one, which is necessary for the self-synchronous use of the trigger.
Различие парафазных и парафазных со спейсером сигналов заключается в том, что парафазный сигнал со спейсером, состоящий из прямого сигнала и его дополнения (инверсии), имеет три устойчивых состояния: два рабочих, в которых две составляющие парафазного сигнала принимают противоположные значения, - высокий и низкий логические уровни, - и так называемое спейсерное состояние, в котором обе составляющие принимают одинаковое значение [2]. Таким образом, понятия «прямой» и «инверсный» применимы в полной мере к составляющим парафазного со спейсером сигнала только в рабочем состоянии. Парафазный же сигнал, также состоящий из двух составляющих, имеет только два устойчивых состояния (рабочих), в которых его составляющие принимают противоположные значения. Состояние, при котором обе составляющие парафазного сигнала имеют одинаковое значение, является динамическим, кратковременным. Оно появляется только при переключении элемента, являющегося источником парафазного сигнала, например, триггера.The difference between paraphase and paraphase signals with a spacer is that a paraphase signal with a spacer, consisting of a direct signal and its complement (inversion), has three stable states: two workers, in which two components of the paraphase signal take opposite values - high and low logical levels, - and the so-called spacer state, in which both components take the same value [2]. Thus, the concepts of “direct” and “inverse” are fully applicable to the components of a paraphase signal with a spacer signal only in working condition. A paraphase signal, also consisting of two components, has only two stable states (working), in which its components take opposite values. The state in which both components of the paraphase signal have the same value is dynamic, short-term. It appears only when switching the element that is the source of the paraphase signal, for example, a trigger.
Схема работает следующим образом. При значении сигнала на управляющем входе 13, равном логической единице ("1"), на выходе инвертора 1 формируется уровень логического нуля ("0"), обеспечивающий запись в первую ступень триггера, образованную элементами 3 и 4, состояния, определяемого входным информационным сигналом 8, 9, и хранение состояния второй ступени, образованной элементами 6 и 7. По окончании записи в первую ступень триггера индикаторный элемент 5 переключается в состояние логической единицы. Переключение управляющего входа 13 в состояние "0" приводит к запиранию первой ступени (информационный вход 8,9 блокируется на входах элементов 3 и 4) и разрешению перезаписи состояния первой ступени триггера во вторую. Окончание перезаписи фиксируется переключением индикаторного элемента 5 в состояние "0".The scheme works as follows. When the value of the signal at the control input 13 is equal to a logical unit ("1"), a logic zero ("0") level is formed at the inverter 1 output, which ensures that the state determined by the input information signal is recorded in the first stage of the trigger, formed by elements 3 and 4 8, 9, and storing the state of the second stage formed by the elements 6 and 7. Upon completion of recording in the first stage of the trigger, the indicator element 5 switches to the state of the logical unit. Switching the control input 13 to the state "0" leads to the locking of the first stage (information input 8.9 is blocked at the inputs of elements 3 and 4) and the permission to overwrite the state of the first stage of the trigger to the second. The end of the dubbing is fixed by switching the indicator element 5 to the state "0".
Самосинхронная установка нуля и единицы проводится при "0" на управляющем входе 13, входах установки 10, 11 и разрешения установки 12 в следующем порядке. На вход разрешения установки 12 подается "1". При этом выходы элементов 3 и 4 переключаются в "0", а выход индикаторного элемента 5 - в состояние "1". Затем на вход установки 10 (для установки нуля) или 11 (для установки единицы) подается "1", после чего на вход разрешения установки 12 подается "0". Состояние, определяемое значениями входов установки 10 и 11, записывается в первую ступень триггера (элементы 3 и 4), а затем и во вторую ступень триггера (элементы 6 и 7). По завершении установки индикаторный элемент 5 переключается в "0", индицируя окончание установки. После этого входы установки переводятся в "0" и триггер готов к продолжению работы.Self-synchronous installation of zero and one is carried out at "0" at the control input 13, the inputs of the installation 10, 11 and enable the installation 12 in the following order. The input enable installation 12 is fed to "1". The outputs of the elements 3 and 4 are switched to "0", and the output of the indicator element 5 to the state "1". Then, “1” is fed to the input of setup 10 (for setting zero) or 11 (for setting a unit), after which “0” is fed to the input of setting permission 12. The state determined by the values of the inputs of the installation 10 and 11 is recorded in the first stage of the trigger (elements 3 and 4), and then in the second stage of the trigger (elements 6 and 7). Upon completion of the installation, the indicator element 5 switches to "0", indicating the end of the installation. After that, the installation inputs are transferred to "0" and the trigger is ready to continue working.
Таким образом, в предлагаемом устройстве самосинхронная работа и установка нуля и единицы обеспечиваются независимо от типа кодирования информационного входа (парафазного или парафазного со спейсером). Цель изобретения достигнута.Thus, in the proposed device, self-synchronous operation and setting zero and one are provided regardless of the type of coding of the information input (paraphase or paraphase with a spacer). The objective of the invention is achieved.
Источники информацииInformation sources
1. Шило В.Л. Популярные цифровые микросхемы: Справочник 2-е изд., испр. - Челябинск: Металлургия, Челябинское отд., 1989. - Рис.1.54а.1. Shilo V.L. Popular Digital Chips: A Handbook 2nd ed., Rev. - Chelyabinsk: Metallurgy, Chelyabinsk department., 1989. - Fig. 1.54a.
2. Самосинхронизация в СБИС и СБИС-системах: Аванпроект. Часть II. Теоретическое и практическое обоснование самосинхронизации в СБИС и СБИС-системах. / В.И.Варшавский, М.А.Кишиневский, А.Ю.Кондратьев и др. // Отчет о НИР «Ниверга-ВТК1» - М.: ППИ «Научный центр», 1991. - Рис.1.6а2. Self-synchronization in VLSI and VLSI systems: Avantproject. Part II Theoretical and practical justification of self-synchronization in VLSI and VLSI systems. / V.I. Varshavsky, M.A. Kishinevsky, A.Yu. Kondratyev and others // Report on the research work “Niverga-VTK1” - M .: PPI “Scientific Center”, 1991. - Fig.1.6a
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2006128929/09A RU2319297C1 (en) | 2006-08-09 | 2006-08-09 | D-trigger with self-synchronous preset |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2006128929/09A RU2319297C1 (en) | 2006-08-09 | 2006-08-09 | D-trigger with self-synchronous preset |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2319297C1 true RU2319297C1 (en) | 2008-03-10 |
Family
ID=39281125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2006128929/09A RU2319297C1 (en) | 2006-08-09 | 2006-08-09 | D-trigger with self-synchronous preset |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2319297C1 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009128746A1 (en) * | 2008-04-15 | 2009-10-22 | Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) | Self-timed trigger with single-rail data input |
| WO2011002337A1 (en) * | 2009-07-01 | 2011-01-06 | Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) | Self-timed rs-trigger with the enhanced noise immunity |
| RU2469470C1 (en) * | 2011-07-13 | 2012-12-10 | Учреждение Российской академии наук Институт проблем информатики РАН (ИПИ РАН) | Paraphase signal generator with control input high active level |
| RU2475952C1 (en) * | 2011-07-13 | 2013-02-20 | Учреждение Российской академии наук Институт проблем информатики РАН (ИПИ РАН) | Shaper of paraphase signal with low active level of control input |
| RU2664004C1 (en) * | 2017-02-21 | 2018-08-14 | Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук (ФИЦ ИУ РАН) | Converter of unary signal into paraphase signal with zero spacer |
| RU2693321C1 (en) * | 2018-11-21 | 2019-07-02 | Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) | Self-synchronizing dynamic two-stroke d-flip-flop with zero spacer |
-
2006
- 2006-08-09 RU RU2006128929/09A patent/RU2319297C1/en not_active IP Right Cessation
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009128746A1 (en) * | 2008-04-15 | 2009-10-22 | Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) | Self-timed trigger with single-rail data input |
| US20110043252A1 (en) * | 2008-04-15 | 2011-02-24 | Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) | Self-timed trigger with single-rail data input |
| US8324938B2 (en) | 2008-04-15 | 2012-12-04 | Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) | Self-timed trigger circuit with single-rail data input |
| WO2011002337A1 (en) * | 2009-07-01 | 2011-01-06 | Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) | Self-timed rs-trigger with the enhanced noise immunity |
| US8232825B2 (en) | 2009-07-01 | 2012-07-31 | Institute Of Informatics Problems Of The Russian Academy Of Sciences (Ipi Ran) | Self-timed RS-trigger with the enhanced noise immunity |
| EP2406882A4 (en) * | 2009-07-01 | 2015-08-26 | Inst Of Informatics Problems Of The Russian Academy Of Sciences Ipi Ran | Self-timed rs-trigger with the enhanced noise immunity |
| RU2469470C1 (en) * | 2011-07-13 | 2012-12-10 | Учреждение Российской академии наук Институт проблем информатики РАН (ИПИ РАН) | Paraphase signal generator with control input high active level |
| RU2475952C1 (en) * | 2011-07-13 | 2013-02-20 | Учреждение Российской академии наук Институт проблем информатики РАН (ИПИ РАН) | Shaper of paraphase signal with low active level of control input |
| RU2664004C1 (en) * | 2017-02-21 | 2018-08-14 | Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук (ФИЦ ИУ РАН) | Converter of unary signal into paraphase signal with zero spacer |
| RU2693321C1 (en) * | 2018-11-21 | 2019-07-02 | Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) | Self-synchronizing dynamic two-stroke d-flip-flop with zero spacer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2319297C1 (en) | D-trigger with self-synchronous preset | |
| RU2427955C2 (en) | Autosynchronous rs-trigger with increased interference immunity (versions) | |
| CN101465651B (en) | Ad converter | |
| CA2424572A1 (en) | Asynchronous pipeline with latch controllers | |
| CN111147045B (en) | Zero clearing method and system for superconducting circuit | |
| CN109765828B (en) | Magnetic resistance type sensor chip time sequence control circuit and control method | |
| JPH0664099B2 (en) | Digital phase meter circuit | |
| RU2362266C1 (en) | Self-synchronising single-stage d flip-flop with high active level of control signal | |
| CN101739232B (en) | Reversible logic-based divider | |
| RU2469470C1 (en) | Paraphase signal generator with control input high active level | |
| RU2361359C1 (en) | Self-synchronising d-flip-flop | |
| RU2366080C2 (en) | Self-synchronising two-cycle d flip-flop with low active control signal level | |
| RU2664004C1 (en) | Converter of unary signal into paraphase signal with zero spacer | |
| US9438247B2 (en) | Apparatus for simplification of input signal | |
| US10951212B2 (en) | Self-timed processors implemented with multi-rail null convention logic and unate gates | |
| RU2806343C1 (en) | Self-timed single-digit ternary adder with single spacer | |
| KR940001556B1 (en) | Digital signal processing apparatus | |
| US7145978B2 (en) | High speed binary counter | |
| RU2391771C1 (en) | Self-synchronising d-trigger with indication of failure | |
| RU2718220C1 (en) | Paraphrase signal former with single spacer | |
| RU2319232C1 (en) | Bit of self-synchronous shift register | |
| Dubey et al. | Comparison between Serial Adder and Parallel Adder | |
| RU2368068C2 (en) | Combined g-trigger with zero spacer | |
| RU2260837C1 (en) | Logical calculator | |
| RU2718221C1 (en) | Paraphrase signal former with zero spacer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PD4A | Correction of name of patent owner | ||
| PD4A | Correction of name of patent owner | ||
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20190810 |